2-时序逻辑电路设计

CLK
Q CLK D
CLK 12:54
时序逻辑电路设计. ‹#›
多路开关型 锁存器
•
仅有NMOS传输管构成多路开关的多路开关型NMOS锁存器(图7.8) – 时钟负载减少；但对噪声容限和开关性能都会有影响
CLK
QM QM CLK CLK
CLK
(a) 电路图
(b) 不重叠时钟
时序逻辑电路设计. ‹#›
– 由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop)
时序逻辑电路设计. ‹#›
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7.2 静态锁存器和寄存器
• 双稳态原理
•
• •
多路开关型锁存器
主从边沿触发寄存器 低电压静态锁存器
•
静态SR触发器－－用强信号直接写数据
时序逻辑电路设计. ‹#›
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7.2.1 双稳态原理
– 为了保证信号的完整性，需要周期性地刷新该值
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7.3.1 动态传输门边沿触发寄存器
主级
clk
QM
从级
clk
D
T1
C1 clk
I1
T2
C2 clk
I2
Q
tsu = tpd_tx
主级 从级 采样 保持
thold = 0 clk clk tc-q = 2 tpd_inv + tpd_tx
• 时序逻辑电路 – 输出不仅取决于当前的输入值，也取决于原先的输入值。即它具 有记忆功能
Inputs COMBINATIONAL LOGIC Current State Registers Q D
Outputs
Next state
CLK 图7.1
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利用正沿触发寄存器的有效状态机的方框图 12:54
• 交叉耦合的两个反相器形成了双稳态电路(即一个电路具有2个稳定 状态，每一个对应一个逻辑状态)。
V o1 Vi2
V i1
V o2
A. 两个串联的反相器
A V i 2 = V o1 C
当翻转区中反相器的增益大于1时， 只有A和B是稳定的工作点，而C是 一个亚稳态工作点。
B V i 1 = V o2
B. 反相器的VTC
– 正反馈或再生原理 / 在与MOS器件相关的寄生电容上暂时存储 电荷
– 用于寄存器在较长时间内不被更新时 / 用于要求较高性能水平和 采用周期时钟控制的数据通路电路中 • 锁存器和寄存器 – 电平敏感/边沿触发
CLK D Q CLK D Q
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存储单元的分类
•
不同类型存储元件的定义 – 一个边沿触发的存储元件称为寄存器 – 锁存器是一个电平敏感的器件
理想时钟信号
非理想时钟信号
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•
时钟重叠可以引起两种类型的错误
非理想 时钟信号
– 竞争情况：由于CLK和CLK在一个很短的时间内都为高电平， 两个采样传输管都导通，因此在D和Q之间有直接通路 – 不确定状态：由于CLK和CLK都为高电平，那么节点A同时被D 和B驱动
2
2.5
图7.12
传输门寄存器的传播延时模拟
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减少了时钟负载的静态主从寄存器
• • 传输门寄存器的缺点是时钟信号的电容负载很大
主从边沿触 发寄存器
以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路
wenku.baidu.com
– T1的尺寸必须比I2更大，才能切换交叉耦合反相器的状态
– 为了避免反向传导， I4必须比I1弱
CLK CLK
D
T1
I1 I2
T2
I3 I4
Q
CLK
CLK
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非理想时钟信号
• 时钟偏差 – 因为布置两个时钟信号的导线会有差别，或者负载电容可以因存 储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏 差 • 时钟偏差会造成两个时钟信号的重叠
CLK CLK
CLK CLK
• 负锁存器 – 当CLK=0时采样 • 正锁存器 – 当CLK=1时采样
1
D 0
Q D
0 1
Q
CLK
CLK
Q CLK Q CLK In
Q CLK Q CLK In
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多路开关型 锁存器
•
用传输门构成正锁存器的晶体管级实现(图7.7) – 效率不高(它对于CLK信号有4个晶体管的负载)
主级 从级 保持 采样 12:54
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重叠时钟的影响
clk
T1 C1 clk clk I1 QM
动态传输门边 沿触发寄存器
clk
T2 C2 I2
D
Q
clk clk
0-0 重叠竞争的限制条件 toverlap0-0 < tT1 +tI1 + tT2
1-1 重叠竞争的限制条件 toverlap1-1 < thold
X(3)
Q(3)
X(0.1)
clk(0.1) clk(3)
Q(0.1)
图7.28 时钟上升/下降时间为0.1ns和3ns时C2MOS FF的瞬态响应，假设In=1
I5
T4
I6
Q
D
clk
I1
T1
I4
T3
主级 采样 从级 保持 clk clk
图7.10
时序逻辑电路设计. ‹#›
主级 保持 从级 采样
利用多路开关构成的主从型正沿触发寄存器 12:54
多路开关型主从寄存器的时序特性
• • • 建立时间：输入数据D在时钟上升沿之前必须有效的时间 – 3 tpd_inv + tpd_tx 传播延时：QM值传播到输出Q所需要的时间 – tc-q = tpd_inv + tpd_tx 保持时间：在时钟上升沿之后输入必须保持稳定的时间
clk
D
clk
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7.3.2 C2MOS：一种对时钟偏差不敏感的方法
Master M2 clk D clk on M4 off clk QM C1 clk Slave M6 off M8 on
Q C2
on M3 off M1
off M7 on M5
主级 从级
采样 保持
Inputs COMBINATIONAL LOGIC Current State Registers Q D CLK
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Outputs
Next state
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7.1.2 存储单元的分类
• 前台存储器和后台存储器 – 嵌入在逻辑中的存储器 / 大量的集中存储内核
•
静态存储器和动态存储器
CLK D A B X CLK Q
(a) 电路图 CLK CLK CLK
(b) 一对时钟重叠
CLK
图7.15 仅用NMOS传输管的主从寄存器
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•
解决方案：
非理想 时钟信号
– 采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长
PHI1 D A X PHI2 Q
主从边沿触 发寄存器
– 0
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例7.1 利用SPICE进行时序分析
图7.11 建立时间模拟
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主从边沿触 发寄存器
2.5 CLK Volts 1.5 D
tc-q(lh)
0.5 Q
tc-q(hl)
－0.5
0
0.5
1 1.5 time, nsec
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双稳态原理
•
亚稳态的概念
Vi2=Vo1
δ
Vi1=Vo2
Vi2=Vo1
δ
Vi1=Vo2
•
改变电路状态的方法： – 切断反馈环路 (见7.2.2 多路开关型锁存器) – 触发强度超过反馈环(实现静态后台存储器的主要方法)
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7.2.2 多路开关型锁存器
B
(a)电路图 PHI2
PHI1
主级 采样 从级 保持
PHI1
动态存储
(b)两相不 重叠时钟 PHI2
tnon_overlap
主级 保持 从级 采样
图7.16 伪静态两相位D寄存器
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7.2.4 低电压静态锁存器
• • 降低到低电源电压时要求使用阈值减小的器件，然而这会产生显著亚阈值 漏电功耗的负面影响 为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件
clk
clk
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主级 从级
保持 采样
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C2MOS触发器0-0覆盖的情况
• 只要时钟边沿的上升和下降时间足够小，具有CLK和!CLK时钟控制 的这一C2MOS寄存器对时钟的重叠是不敏感的
M2 0 D M4 0 QM C1 M1 M5 M6
M8
Q C2
clk clk
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off on M7 on
M3
图7.21
有比CMOS SR锁存器
– 包括一对交叉耦合的反相器，加上4个额外的晶体管来驱动触发 器从一种状态转变到另一种状态，并实现同步
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例7.2 时钟控制SR锁存器的晶体管尺寸
2.0 3 Q 1.5 2 1.0 S W = 0.5m W = 0.6m W = 0.7m
7.1.1 时序电路的时间参数
• 时序电路的时钟参数 – 建立时间：在时钟翻转之前数据输入必须有效的时间
– 保持时间：在时钟边沿之后数据输入必须仍然有效的时间
– 传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端 的时间
CLK t
tsu
D
thold
t
Register D Q CLK
DATA STABLE
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7.2.3 主从边沿触发寄存器
CLK=0 采样 CLK=01 保持
保持 采样
图7.9 基于主从结构的正沿触发寄存器
• 思考：负沿触发寄存器的实现
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Master
电路中包含 反相器I1和I4 的好处是什 么？
Slave
主从边沿触 发寄存器
I2
T2
I3
QM
Q (Volts)
0.5
Volts
1 W = 0.8m W = 0.9m
W = 1m
0.0 2.0 2.5 3.0 3.5 W/L5 and 6 4.0 0 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 time (ns)
A. DC输出电压和下拉 器件尺寸M5-6的关系
B. 瞬态响应表明M5 和M6 各自的W/L 比应大于3以切换SR触发器
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7.3 动态锁存器和寄存器
• 静态电路 – 只要电源电压加在该电路上，它所保存的值就一直有效
– 缺点是它比较复杂
CLK Q CLK D CLK
Q
D
CLK
CLK
•
动态电路 – 将电荷暂时存储在寄生电容上
超大规模集成电路CAD
2012
时序逻辑电路设计
许晓琳 (xu.xiaolin@163.com) 合肥工业大学电子科学与应用物理学院
本章重点
•
• •
寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的 实现技术
静态与动态实现的比较 时钟策略的选择
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7.1 引言
tc-q
Q DATA STABLE t 12:54
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•
推导系统级的时序约束条件： – 最小时钟周期T T tc-q + tplogic + tsu
•
时序电路工作的时钟周期T必须能容纳电路中任何一级的最 长延时
tcdregister + tcdlogic thold
– 对寄存器维持时间的要求 • 这一约束保证了时序元件的输入数据在时钟边沿之后能够维 持足够长的时间，而不会因新进入的数据流而过早改变
图7.18 采用多阈值CMOS解决漏电问题
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7.2.5 静态SR触发器——用强信号直接写数据
•
S
采用NOR门的SR触发器
S R 0 Q Q Q Q
Q
S R Q Q 0
1
0 1 Forbidden State
0
1 1
1
0 0
0
1 0
R
Q
(a)电路图 •
(b)逻辑符号
(c)真值表
采用NAND门的SR触发器
S Q
R
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Q 12:54
时钟控制SR锁存器
off on
M2
静态SR 触发器
on off
M4
1 0 0 1 clk 0 S
Q Q
off on
M6
1 0
off on
M8 M1
clk 0 1 R1
on off
M5
off
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伪静态的动态锁存器
• 在稳定性方面的考虑限制了动态FF电路的应用
动态传输门边 沿触发寄存器
– 一个被电容耦合到内部存储节点上的信号节点会注入相当大的噪 声而破坏状态 – 漏电电流 – 内部动态节点并不跟踪电源电压的变化，其结果是降低了噪声容 限 • 一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态
clk clk
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C2MOS触发器1-1覆盖的情况
M2 QM 1 M3 M1 C1 1 M7 M5 C2 M6
D
Q
clk clk
clk clk
1-1 重叠 约束： toverlap1-1 < thold
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C2MOS 的瞬态特性
3 2.5 2 1.5 1 0.5 0 -0.5 0 2 4 Time (nsec) 6 8