集成电路的后端设计

集成电路的后端设计
集成电路的后端设计包括版图设计和验证。

我们采用Cadence的Virtuoso Layout Editor的版图设计环境进行版图设计。

利用Virtuoso Layout Editer的集成验证工具DIV A进行了验证。

验证的整个的过程包括：设计规则检查（Design Rule Checking 简称DRC ）、电学规则检查（Electronics Rule Checking 简称ERC）、电路图版图对照（Layout Versus Schematic 简称LVS）、以及版图寄生参数提取（Layout Parameter Extraction 简称LPE）。

版图设计流程
1、整体设计：确定版图主要模块和焊盘的布局。

这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。

布局设计的另一个重要的任务是焊盘的布局。

焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。

焊盘的布局还应该便于测试，特别是晶上测试。

2、分层设计：设计者按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。

从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。

这一步就是自顶向下的设计 。

这样做有很多好处，最为突出的优点是当在整个电路多次出现的某一个模块需要修改时，直接在下一层次修改该模块，上一层的所有同样单元就一并得到修改，结构严谨、层次清晰。

3、版图的检查：
①执行DRC程序，对每个单元版图进行设计规则检查，并修改错处。

在画版图的过程中要不时地进行设计规则检查。

运行DRC，程序就按照Diva规则检查文件运行，发现错误时，会在错误的地方做出标记（mark）,并且做出解释（explain）。

设计者就可以根据提示来进行修改。

需要注意的是，DRC要在画图过程中经常进行，及时发现问题及时修改，不要等到版图基本完成后在做，这时再出现的错误往往很难修改，因为各个器件的位置已经相对固定，对于电路一处的改动往往牵连到多个相邻的器件，从而造成更多的问题。

②执行EXT程序，对版图进行包括电路拓扑结构、元件及其参数的提取。

设计规则检查只检验几何图形的正确与否。

在电路方面的错误，要用到Cadence提供的另外两种功能：Extract和LVS。

Extract是系统根据版图和工艺文件提取版图的电路特性，也就是“认出”版图代表什么电路器件，NMOS或是PMOS，还是其他。

电路提取后的版图作为单元的另外一种试图（Extracted）保存下来。

③执行LVS程序，将提取出的版图与电路图进行对照，并进行修改直到版图和电路图完全一致。

LVS就是把Extracted与单元的另外一种视图—schematic比较，检查版图实现的电路是否有错。

所以，在LVS之前应该把设计好的电路图做出来。

4、寄生参数的提取和后仿真：在实际电路的制作过程中，会产生三种寄生参数，它们分别为：寄生电容、寄生电感和寄生电阻。

这三类寄生参数会给电路带来两方面的影响：
①引入噪声，影响电路的稳定性和可靠性；
②增加传输延迟，影响电路速度。

寄生电阻多由金属或多晶硅布线层产生。

而寄生电容则主要由金属连线和搀杂区产生。

寄生电容是集成电路中最重要的寄生的参数，是影响电路性能的主要因素。

寄生参数的提取就是根据版图的几何特征（金属块、搀杂区的面积、周长及与周围的布线的间距），估计出寄生的电阻和电容值。

然后把这些寄生参数反标回电路中进行模拟，以优化电路设计 。

5、在电路外围做上焊盘和保护环。

焊盘作为电路的输入和输出并用于芯片测试，而保护环用以连接对地的PAD，并能够隔离衬底噪声。

6、版图的最终完成:确认版图设计无误后，就可以生成GDSII 或CIF 文件。

这两种文件都是国际通用的标准版图数据文件格式。

芯片制造厂家根据GDSII 或CIF 文件来制作掩膜，制造芯片 。

验证的具体过程
版图画好之后，就要对其进行验证。

版图编辑要按照一定的设计规则来进行，也就是要通过DRC（Design Rule Checker）检查。

编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致。

版图中少连了一根铝线这样的小毛病对整个芯片来说是致命的，所以编辑好的版图还要通过LVS（Layout Versus Schematic）验证。

同时，编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后模拟。

下面的框图可以更好的理解这个流程。

验证工具有很多，我们采用的是Cadence环境下的验证工具集DIV A，DIV A 的各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。

例如：要执行LVS就先要执行DRC等。

在Cadence系统中，Diva集成在版图编辑程序Virtuoso和线路图编辑程序Composer中，在这两个环境中都可以激活Diva。

要运行Diva前，还要准备好规则验证的文件。

可以把这个文件放在任何目录下。

这些文件有各自的默认名称，如：设计规则文件一般叫做divaDRC.rul，版图提取规则文件一般叫做divaEXT.rul。

做LVS时规则文件一般叫做divaLVS.rul。

后端工作流程
首先，要作DRC检查。

注意要在Switch name中选择相应的工艺，本例中，我们使用的是两层金属四层多晶硅工艺，因此选择2p4m，如图1。

通过之后再作LVS，这时要给版图文件标上端口，这是LVS的一个比较的开始点，而且端口的名称要和Schematic中的Pin Name一一对应。

在LSW窗口中，选中metal(pn)层(或poly pn层视情况而定)，pn指的是引脚pin；然后在Virtuoso环境菜单中选择Create-Pin，这时会出来一个窗口。

如图2：
填上端口的名称（Terminal Names 和Schematic中的名字一样）、模式（Mode，
一般选rectangle）、输入输出类型（I/O Type）等。

至于Create Label属于可选择
图1DRC的窗口
图2创建版图端口窗口
项，选上后，端口的名称可以在版图中显示。

这些端口仅表示连接关系，并不生
成加工用的掩模板，只要求与实际版图上的导线接触即可，没有规则可言。

后仿真
所谓后仿真（Post Layout simulation）是在Layout通过了DRC和LVS后才开始做的，通过模拟提取出来的网表可以精确的评估电路的速度，以及寄生参数带来的影响。

后模拟的结果如果不能满足要求，那么就要重新调整器件参数甚至电路的形式。

后仿真的步骤如下：
1、将在LVS中所使用的Schematic文件，如driver生成它的symbol view，如图3所示。

2、调用上面生成的symbol，建立一个新的仿真用Schematic视图，Test如图4所示。

调用Analog Artist并模拟这个线路，当然这样所得到的结果是理想波形。

3、进行版图提取Extractor，和LVS时的版图提取稍有不同，LVS版图提取时只要提取基本电路，而在这里还要同时提取寄生电阻和电容。

设置情况见图5。

4、在Analog Artist中，重新设置，进行后模拟，具体设置方法如下：在Setup 菜单中选Environment项中查看Switch View List这一行表示的是模拟器要模拟的文件类型。

默认的设置里面没有Extracted这个文件类型，要把它加进去。

而且要加在schematic之前，如图6所示。

图4仿真用的schematic视图
图5Extractor的设置
图6 Environment选项的设置
经过以上设置，在调用前面建立的仿真用的test schematic就能够进行后仿真了。

注意提取出来的extracted视图要与前仿真用的schematic视图在同一个目录下，后仿真才能正常进行。

最终得到结果。