用VHDL实现的通用循环移位寄存器
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用VHDL实现的通用循环移位寄存器
(2009-08-23 10:14:25)
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标签：
循环移位
vhdl
杂谈
--
----shift_register_fanfan.vhd-----------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
----------------------------------------------------------------------------
entity shift_register_fanfan is
generic(N:integer:=7);
port(
clk:in std_logic; ----输入时钟，上升沿移位。
rst:in std_logic; ----复位信号，高电平复位。
start:in std_logic; ----移位开始，一段低电平读入输入信号，高电平开始移位。 data_in:in std_logic_vector(N downto 0); ----输入的需要移位的信号。
data_out:out std_logic_vector(N downto 0) ----移位后输出的信号。
);
end shift_register_fanfan;
----------------------------------------------------------------------------
architecture rtl of shift_register_fanfan is
signal high_temp:std_logic; ----暂存移出的高位。
signal data_temp:std_logic_vector(N downto 0); ----暂存输入信号及移位输出信号。begin
process(clk,rst,start,data_in)
begin
if(rst='1')then
data_temp<=(others=>'0');
elsif(clk'event and clk='1')then
if(start='0')then
data_temp<=data_in;
else
high_temp<=data_temp(N);
data_temp<=data_temp((N-1) downto 0)&high_temp;
end if;
end if;
data_out<=data_temp;
end process;
end rtl;
-----------------------------------------------------------------------------
--
----shift_register_fanfan.vhd-----------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
----------------------------------------------------------------------------
entity shift_register_fanfan is
generic(N:integer:=7);
port(
clk:in std_logic; ----输入时钟，上升沿移位。
rst:in std_logic; ----复位信号，高电平复位。
start:in std_logic; ----移位开始，一段低电平读入输入信号，高电平开始移位。 data_in:in std_logic_vector(N downto 0); ----输入的需要移位的信号。
data_out:out std_logic_vector(N downto 0) ----移位后输出的信号。
);
end shift_register_fanfan;
----------------------------------------------------------------------------
architecture rtl of shift_register_fanfan is
-- signal high_temp:std_logic; ----暂存移出的高位。
signal data_temp:std_logic_vector(N downto 0); ----暂存输入信号及移位输出信号。begin
process(clk,rst,start,data_in)
variable high_temp:std_logic; ----暂存移出的高位。
begin
if(rst='1')then
data_temp<=(others=>'0');
elsif(clk'event and clk='1')then
if(start='0')then
data_temp<=data_in;
else
--high_temp<=data_temp(N);
high_temp:=data_temp(N);
data_temp<=data_temp((N-1) downto 0)&high_temp;
end if;
end if;
data_out<=data_temp;
end process;
end rtl;