verilog报告总结

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verilog报告总结

张威工作总结

在完成本次verilog大作业的过程中,我不仅学到了很多只靠读书学不到的知识,而且体会到了团队协作的力量,以下做一简要总结:

在这次作业中,我们首先进行分工合作,我和徐建龙负责bmp图像方面的工作,首先我们通过在网上和图书馆查阅资料,了解了bmp格式图像的基本知识,以便编写具体算法实现图像的翻转。在对bmp格式文件有了一定掌握后,我们首先尝试用c++语言将其转换为txt 文件的格式,但是在查阅了相关资料后,发现这种方法过于复杂,因此最终放弃了这个思路。随后我们查阅资料发现可以直接利用verilog的系统任务$fread即可对bmp文件进行操作,再结合文件输出任务$fopen\$fdisplay\$fclose将bmp文件打开并通过翻转算法转换后再写入txt文件,最后用软件WinHex将其转换为2进制文件并另存为bmp格式,即完成了翻转工作。

在这个过程中,我对课上学到的语句有了更深的理解,并将其应用到了实际工程中,使自己的运用能力得到了很好的锻炼,并且,我对Modelsim仿真软件也有了一定的了解,其基本操作已经较熟练的掌握,对其中一些细节问题,如仿真时间的选取等也有了自己的理解。实践出真知,通过在软件上反复改程序、跑程序我也学会了很多只看书本发现不了的问题,锻炼了自己的解决问题能力。

最后,我还想感谢我的队友们,这次作业的完成使我们共同努力的结果,我真正感受到了团队的力量,也体会到了老师为什么一定要求必须结对完成的良苦用心。在做工程的过程中,我们曾经对算法,流程等诸多问题产生过分歧,在屡次失败后,我们也曾想过放弃,但是我们最终团结一致,共同努力完成了作业,在图片成功翻转的那一霎那,所有的辛苦都有了回报,我们真正明白了什么叫teamwork!

刘欢verilog大作业工作报告

在团队成员的合作下,经历了许多困难,终于完成了verilog的大作业,虽然过程并不是和想象中的一样,而且作业也与老师要求的有所差距,但是在紧张的考试复习中,还是努力把这个作业完成了,并且从中学习到了许多关于verilog的使用与仿真的知识,这对于今后的学习是有很大的帮助的。

在整个完成作业的过程中,遇到了很多困难:

1.首先遇到的困难就是BMP文件的读入,后来在查阅了相关资料以后,发现用verilog中的系统函数可以直接将BMP文件以二进制的形式读入。

2.第二个困难就是实现顺时针旋转90度的算法,这个地方的主要问题在于,很容易混淆行与列的关系,导致中间一次居然出现了扭曲的lena图像,后来在大家的集体智慧下终于解决了这个问题。

3.第三个困难也可以说是整个大作业中最困难的就是仿真时总是出不了波形,这里面的第一个问题就是只能显示端口变量的值,后来在网上搜索以后,更改了verilog.ini中的一个数值,问题得到了解决。第二个问题是仿真时间的确定,开始的时候无论如何也无法生成一个完整的二进制txt 文本文件,几经周折才发现是仿真时间选择过小,以至于整个转换过程无法全部完成,这样,在增大了仿真时间以后问题才得到了解决。

4.因为c语言知识的欠缺,第四个困难就是生成的二进制文本文件无法转换成最后的BMP 文件,这样利用网络的搜索功能,用一个进制转换的小软件WinHex成功的解决了这个问题。

5.整个过程中的一个小插曲就是大家都不会使用工具裁剪出一个符合要求的256×256大小

的位图,没有办法只好在网上搜索才将这个问题解决。

从整个完成作业的过程中来看,最大的困难并不是作业本身,而是团队的每一个成员如何协同合作,将每个人的能力发挥出来,一个人能力在强也是不可能在一定的时间内独自完成一个艰巨的任务,只有发挥团队合作的精神,才能够在规定的时间内完成一项任务。同时给我的第二个启发就是网络的伟大,在这个信息的时代,互联网的作用显而易见,老师在布置作业时也提到了可以去网上搜索,如果能够充分得利用网络上海量的信息,掌握一定的检索技巧,就可以获得很多有价值的东西,这比起关起门来自己钻研要强上很多倍,同时,对于如何使用verilog写出可综合的代码真的是一件很困难的事情,比如这次,由于时间的紧迫,最终也只是写出了一种算法,而真正的可以综合的代码确实还需要经过很长时间的锻炼,这也是今后需要努力的方向。

最后,感谢老师在这个学期开了verilog这门课程,使我学到了很多知识,培养了我对电路设计的兴趣。

王腾星的个人总结

这次Verilog大作业的完成是我们五个人团队协作的结晶,为了让每个人的收获都最大化,作业中每一个部分都是五个人一起协商解决的。从图像顺时针旋转算法的确定到代码的编写,从对BMP图像的一无所知到一起上网去图书馆查资料解决了BMP图像的理论问题,从对二进制转bmp图像一无所知到最终选定WinHex软件成功完成转换,到最终完成这次大作业,我们五个人都一直在一起,一起学习,一起讨论。期间犯了无数的错误,也积累了很多经验,比如仿真时间要选择恰当,用$fwrite往文件中写数据是必须要用“%h”注明被写入的数据是十六进制的等等很多技巧,更增进了Verilog语言的理解,达到了学以致用的目的。也更熟练地掌握了ModelSim仿真软件。通过这次的大作业,我深深体会到了团队的重要性以及如何形成好的团队协作,也明白了一定要在实践中去掌握知识,而知识也只能在实际应用中才能真正掌握并升华。从课上认真吸收老师的精心讲解,到课下通过团队努力完成了这个也可以说是一个小工程的作业,使我对Verilog的兴趣又更进了一步,也更增进了我对继续钻研Verilog的决心。

徐建龙的工作总结

经过我们团队的努力完成了大作业,我的收获很多,主要有以下几点:

1.这次的大作业是次开放性的大作业,通过查阅相关资料结合所学过的知识来设计程序完成对图像顺时针旋转90度。通过这次大作业,对modelsim仿真软件的使用流程有了最基本的了解,使课堂上学的东西得到了很好的实践,在大作业完成之际也体会到了成功的喜悦。

2.对知识的掌握不只是学习课本上的知识,而且应该查阅大量相关的资料。查阅资料是现代科技人员很重要的一项技能,在这次大作业中尤其体现明显。用到的很多知识都不是从课本上学来的,但是要完成大作业必须要查阅大量资料。比如bmp图片的相关知识,只有通过查阅资料才能够掌握从而为自己所用。

3.学以致用的重要性:学的很多知识不运用不能是真正的掌握,这一点在我身上很是有所体现。比如说算图像顺时针转移的算法时,就相当于对一个矩阵中的数据的为之进行适当的转换,但是我的算法出了几次问题,在最后快要成功时功亏一篑,对团队的工作产生了比较大的影响。对此我很惭愧,这就是以前学习的知识不能够很好的应用,对于这一点我应该加以相当的重视

4.团队合作的重要性。在这次的大作业过程中遇到了很多的问题,比如说是开始选图片的错误,误认为把一图片压缩成256*256的,实际上应该是剪切这么大小的,不应该是压缩的,

这样导致了最后读出来的txt文件有不确定值x.开始个人一直找不到问题,在大家细心的排查下,发现问题出于最开始图片的选取上。这只是过程中的一个问题,但充分说明了团队合作的重要性。

5.在完成这次大作业的过程中充分感受到自己知识的不足以及上面所说的学以致用的重要性,有很多不懂的地方,要通过不断的学习来提高自己,这正验证了学海无涯这句古话。这次的大作业是次很好的实践。通过自己设计,大家都很有收获,不仅完成了作业,而且学到了知识,关键的是自己的自学能力有所加强,所以希望以后还有更多实践的机会,这对于我们的提高大有好处,因为时间是检验真理的唯一标准。这次机会也是我们的一次宝贵经验,对以后的学习工作有很好的借鉴作用。

万杰的工作总结

这次的大作业是通过我们小组5个同学共同努力下完成的,其中有很多收获也有很多感受。这次的大作业给了我们一次很好的锻炼机会,通过这次大作业,我开始熟悉用verilog 设计的最基本的方法和流程,课堂上学到的东西只有自己通过应用才能加深自己的理解,课堂上学到的并不是全部,要想真正的学好这门课,只有在实践中运用才能真正的体会到这门课的精髓,这次的大作业很好的验证了。

刚拿到这个问题时自己根本就不知道该从哪下手,通过小组成员一起讨论,确定了从bmp 格式的图片中读出它的二进制代码,再用verilog编程实现二进制代码排序的转变,再通过将二进制代码转换成bmp格式图片的方针。但是确定下方针后,并不知道如何读出二进制代码和将代码转换,后来通过上网查询才知道verilog能直接读出bmp图片的二进制代码,并且有个软件能进行二进制代码和bmp格式图片的转换,通过一系列的遇到问题到集体讨论到解决问题,我们学到了很多课本上没有学到的知识。

这次的大作业也让我真正的感受到了团队合作的重要性,就像老师当初不让我们单独作战而是必须得3~5人一组,团队的力量是无穷的,这让很多事情都变得简单。

我也从这次的作业中感受到了自己知识的不足,也发现了自己在modelsim的运用上有很多的不懂,学无止境,也坚定了自己继续学习这门知识的信心。

徐建龙工作总结

经过我们团队的努力完成了大作业,我的收获很多,主要有以下几点:

1.这次的大作业是次开放性的大作业,通过查阅相关资料结合所学过的知识来设计程序完成对图像顺时针旋转90度。通过这次大作业,对modelsim仿真软件的使用流程有了最基本的了解,使课堂上学的东西得到了很好的实践,在大作业完成之际也体会到了成功的喜悦。

2.对知识的掌握不只是学习课本上的知识,而且应该查阅大量相关的资料。查阅资料是现代科技人员很重要的一项技能,在这次大作业中尤其体现明显。用到的很多知识都不是从课本上学来的,但是要完成大作业必须要查阅大量资料。比如bmp图片的相关知识,只有通过查阅资料才能够掌握从而为自己所用。

3.学以致用的重要性:学的很多知识不运用不能是真正的掌握,这一点在我身上很是有所体现。比如说算图像顺时针转移的算法时,就相当于对一个矩阵中的数据的为之进行适当的转换,但是我的算法出了几次问题,在最后快要成功时功亏一篑,对团队的工作产生了比较大的影响。对此我很惭愧,这就是以前学习的知识不能够很好的应用,对于这一点我应该加以相当的重视

4.团队合作的重要性。在这次的大作业过程中遇到了很多的问题,比如说是开始选图片的错

误,误认为把一图片压缩成256*256的,实际上应该是剪切这么大小的,不应该是压缩的,这样导致了最后读出来的txt文件有不确定值x.开始个人一直找不到问题,在大家细心的排查下,发现问题出于最开始图片的选取上。这只是过程中的一个问题,但充分说明了团队合作的重要性。

5.在完成这次大作业的过程中充分感受到自己知识的不足以及上面所说的学以致用的重要性,有很多不懂的地方,要通过不断的学习来提高自己,这正验证了学海无涯这句古话。

这次的大作业是次很好的实践。通过自己设计,大家都很有收获,不仅完成了作业,而且学到了知识,关键的是自己的自学能力有所加强,所以希望以后还有更多实践的机会,这对于我们的提高大有好处,因为时间是检验真理的唯一标准。这次机会也是我们的一次宝贵经验,对以后的学习工作有很好的借鉴作用。

郑芃:

在这次的大作业中,我的任务是通过modelsim编写verilog代码,并进行仿真。尽管在verilog课程的学习中对语法知识有了一定的掌握,但是真正开始用modelsim开始仿真时难免会出现问题。比如未知变量的定义,变量类型的声明等等。一开始设计了一个16进制计数器(模块名称:counter16),通过自己编写的testbench模块对其进行调用(counter16 c16(clock,q)),通过start simulation对这两个模块进行仿真,counter中的变量总是不变。后来我才意识到真正需要仿真的只是实例化的c16,而counter根本不需要仿真。这算是我遇到的第一个主要问题。

在运用modelsim编写作业程序的时候,需要掌握bmp位图的格式,转为.txt后的存储状态等等。这些前期工作已经由同组成员查阅相关资料并与我进行了交流。我的程序大体思路如下:1、将file.txt文件每8位读入,2、接着转存至24位存储器,3、实现存储内容的转移(图象的旋转)4,将24位存储器的内容转存至8位的存储器中,5、生成新图片的final.txt 文件。

通过这次锻炼,我对verilog语言有了更深的理解,也更加熟悉modelsim的使用。与同组成员也有一定程度的交流。

史亚峰

这次大作业是对图片进行处理的问题,我主要做第一部分,用c++将bmp文件转变成verilog能够读的二进制文件。由于之前对图片的存储问题一无所知,所以刚开始无从下手,后来经过多次百度以及查阅相关书籍,最后我对bmp、jpg等格式的图像文件有了深刻的理解,知道了bmp是以二进制无压缩形式存储的,他有一个54字节的头文件,在做bmp转成二进制的过程中,通过c++将头文件去掉只剩下像素文件保存在txt文件中。在做的过程中,我先将每个字节对应ASCⅡ码转换成为对应的八位二进制,并存入一个一维数组,然后再通过文件输入输出流将八位二进制存入txt同时在每八位后加一个空格。

通过这次作业,我学会了团队合作的精神,同时也熟悉了用c++以及verilog等软件处理相关实际问题的方法和基本过程。

徐敏:

在整个设计中,我的任务是完成旋转模块的设计以及相关资料的查询。在这期间,我查阅了许多资料。并且在网上找到了一些关于转换的算法。另外,我结合作业本身的性质,摸索出作业的算法思路。

在考虑模块旋转算法的时候,我得出的一个结论是:要想实现图像的旋转,只需将旧

图像的像素点列号转换成新图像像素点的行号。而将255减去旧图像的行号作为新图像的列号。

另外,在处理图片的时候,我查阅了许多的资料,进行了尝试,充分了解了BMP格式,因此自己在后续的写模块的过程中,自己有更高的觉悟去理解算法。

而且自己在使用Verilog的时候,自己充分把课本学到的语法知识用到了实践之中,从中扎实了自己的知识。

王刘辰:

我的任务是用c++语言编写程序,将Verilog执行完毕生成的txt文件重新生成bmp文件。在编写c++程序中,我主要参考了过去c++课程中关于文件流和指针这一部分的内容。另外,我还从网络上查阅了大量关于图形反转的c++程序,并且阅读了关于bmp格式文件参数的各项内容。

虽然我没有参与编写Modelsim程序的任务,但通过提供txt文件和最后接收并转换成系统文件,我还是对Modelsim的方法和功能有了一定的了解。通过完成这次大作业,首先,我学会了从网络上查阅资料、自主学习的方法。其次,我复习了c++的内容,对指针的含义和用法有了更加深入的了解。最后,我也从中体会到团队合作的重要性,明白了注释对于帮助他人理解程序的必要性。

史向男:

我的任务是待Verilog编程完成图片的旋转之后,再将.txt格式的位图信息存储成.bmp 格式,以观测Verilog程序实现的旋转情况。我们选用010editor(16进制处理软件)来实现自动读取.bmp文件里每个像素的数据信息,转成可被Modelsim使用的数据格式的功能。待旋转模块运行之后,像素信息传递完毕加上位图信息头,再用010editor软件将16进制的信息导入,并以位图格式输出一个新的.bmp格式图片,打开图片可直接看出图象旋转的结果。

在处理图片的初期,我查阅了一些资料,进行了尝试,最终决定使用010editor,并取得了成效,在与我们组其他成员一起合作期间,我学到了团队合作的精神的重要性,这无疑将是以后学习,工作中一笔宝贵财富。

宋博:

在整个设计之中,我主要和史亚峰负责把bmp位图的二进制文件转化为能被verilog 使用的txt文本。关键问题就在于如何获取这个二进制文件中的具体数据信息,并转换成能被verilog使用的txt文本

bmp位图实质上是一个二进制文件,包含文件头、信息头、像素信息。对于本次实验所用的256×256的24位位图文件头和信息头一共有54个字节v。erilog一个像素包含了三个字节,像素信息的存储是从左下角的像素作为第一个数据开始存储的。为此,经过利用网络资源,我对自己要做的部分有了深刻的理解。

另外,我深刻体会到了团队合作在这次大作业中的重要性,这是一次非常宝贵的人生经历。

法语最常用整理!!!精品!!两年时间积累的《新大学法语》教程语法!!~~~~~~~~~~

泛指代词 1 quelqu’un某人quelqu’une quelques-uns(unes)某些人某些物 (1) quelqu’un=someone 不分男女,都用阳性,表示虚指,“某人” (2) quel qu’une +de =one of …中的一个(阴性的人/物) quelques-uns(unes)+de= some of …中的几个(复数的人/物) (3) quelqu’un de (plus) adj(阳)/bien 2 personne 没有人,无人quelqu’un的否定形式。 (1) 跟ne一起使用,或在sans,sans que后面。=nobody/anybody (2)personne+de+adj(阳) 3 quelque chose某事,某物 (1)中性,虚指,只有单数,“某物”、“某事”或“什么”=sth (2) quelque chose+de+adj(阳)/ bien/ mal (3) =sth important eg. C’est ~ que ce projet. 4 rien没有……quelque chose的否定形式=nothing/anything (1)跟ne一起使用,或在sans,sans que后面,用法和personne相同。 (2) Rien+de+adj阳/pp. (3) 不能与pas/point连用能和plus/jamais连用 * Rien 作直宾,谓语为简单时态时,放谓语后,谓语复合时态,放 在助动词和pp之间 Je ne sais rien. *rien作不定式动词直宾时,放不定式动词前 :Il reste là sans rien dire. 5 chacun 只有单数 (1)~+de+ 复数n 每个人/每一个(物) (2)单独使用,仅用阳性,只指人=everyone 6.aucun(e)只有单数=none/any,chacun 否定 (1)一般+de+n(也可省略)跟ne一起使用,或在sans,sans que后 (2)不能与pas/point连用能和plus/jamais连用 7 Certains只有复数。 (1) 单独使用时,用阳性,只指人,虚指,“有些人” 知道但不明说 (2) certains de/ certaines de =some of 指人/物 8.plusieurs 只有复数,两性词形相同。 (1) 单独使用,只指人,“好几个人”“几个人”: (2)plusieurs +de 指人/物“几个”“好几个”: 9.Un(une) (1)un de+n,或与副代词en一同使用;性数一致,”一个人/事/东西”: (2) 如后面是关系从句,则起指示代词celui,celle作用,“……的人”:eg : Une dont je me méfie,c’est sa cousine. 否 1.tout..ne..pas不再2.ne...plus不再3.ne....jamais 4.ne...rien 什么也不 5.ne...personne 没人 泛指代词 tout(物,阳单,一切) tous(所有人,阳) toutes(人,阴) adj. tout(阳单), toute(阴单), tous,(阳复) toutes(阴复) adv. tout, toute(h开头阴单adj前), ,toutes (h开头阴复adj) 指示adj ce(cet.h/元)阳 cette阴 ces复 指代词 celui阳celle阴ce中ceux阳复 celles阴复 /ceci这cela=c,a那独立用法无需前面出现n,特指某类人,通常复数 ceux

数电实验报告2.1—基于Verilog HDL显示译码器设计

<基于Verilog HDL显示译码器设计>实验报告 学生姓名: 班级学号: 指导老师:

<实验报告内容> 一、实验名称:基于Verilog HDL 显示译码器设计 二、实验学时:4学时 三、实验目的:进一步掌握QuartusII 软件逻辑电路设计环境及Verilog HDL 的基本语法,熟悉设计流程及思路。掌握显示译码器的工作原理及应用。(提示:本实验将涉及到verilog 的条件语句(如if …else, case ….end case, for ….等)、赋值语句(如assign 等)和二进制变量位宽的定义等内容,请大家实验前做好本部分预习和自学,可参考本课本第九章内容,也可自行查找有关Verilog 设计基础的相关内容,推荐参考书:北京航空航天出版社,夏宇闻编著 )。通过对所设计逻辑电路功能仿真,分析所设计电路逻辑功能是否正确,掌握逻辑功能仿真的方法。 四、实验内容:基于verilog 的显示译码器逻辑设计及功能仿真 五、实验原理:(1)半导体发光二极管(LED )数码显示器:半导体发光二极管数码显示器由7(或8)个LED 排成“日”字形,称为七段(或八段),封装成数码管,如错误!未找到引用源。所示。LED 数码管内部有共阴极和共阳极两种接法。如错误!未找到引用源。。 (2 )常用显示译码器管脚功能(74LS148):LCD —七段显示译码器:介绍常用的74LS148七段显示译码器, 图 3为74LS48 74LS48 (a ) 图 1 图 2 CC f g a b c d e BI 7123456

图 3 (3)74LS48的逻辑功能:如表1: 表1 其译码器输出(Ya~Yg)是高电平有效,适用于驱动共阴极LED数码管,显示的字形表中所示。因其译码器输出端的内部有上拉电阻(是2K的限流电阻),因此在与LED管连接时无需再外接限流电阻。 具体功能介绍及内部设计图,请自行上网查阅74LS48的DATASHEET。 六、实验步骤: 1.复习QuartusII软件逻辑电路设计环境及Verilog HDL的基本语法,熟悉设计流程及思路。 2.做好预习和自习,查找相关资料。 3.设计出文本输入并进行功能仿真。

verilog基本语法

Verilog基本语法 【逻辑值】 逻辑0 表示低电平,GND 逻辑1 表示高电平,VCC 逻辑X 表示未知电平,可能是高电平,也可能是低电平 逻辑Z 表示高阻态,外部没有激励信号,是一个悬空状态 注:高阻态的实质:电路分析时高阻态可做开路理解。 可以把它看作输出(输入)电阻非常大,对下级电路无任何影响。 若为0、x、z则按照假处理;若为1,按真处理。 【进制】 二进制4'b0101 —4位二进制数0101 十进制数4’d2 —4位十进制数2 十六进制数4’ha —4位十六进制数a Verilog中若不指定位宽,默认32位;若不指定位宽不指定进制,默认32位宽的十进制数。 【标识符】 标识符可以是字母、数字、$和_(下划线)的组合,且开头必须是字母或下划线,区分大小写。不建议大小写混合使用。 【数据类型】 寄存器关键字reg,默认初始值位不定值X; reg[31:0] delay_cnt; //[31:0],指定寄存器位宽32位, reg key_reg; // 默认位宽为1. reg类型数据只能在always和initial语句中被赋值。 线网表示结构实体的物理连线,包括wire和tri类型 参数常量,用parameter定义。 parameter H_SYNC = 11'd41; 【运算符】 [条件操作符] ?: 例,a?b:c //如果a为真就选b,否则选择c。 result=(a>=b)?a:b; [逻辑运算符] !&& || [位运算符] ~ & | ^(按位异或) a&b; //自动将位宽小的数高位补零至较大数的位宽,然后按位与操作。[移位运算符] << >> 用0填补移出的空位。左移时位宽增加,右移位宽不变。 [位拼接运算符] {} 例,{a,b} //将a和b拼接起来,作为一个新信号,a为高位。 c={a,b[3:0]}; //a、b位宽均为8位,c为8+4=12位。

新大学法语1·语法总结

新大学法语1·语法总结

[键入公司名称] [键入文档标题] [键入文档副标题] Administrator 2016/5/6

目录 一、名词 (1) (一)名词的阴阳性 (1) 1.名词的阴阳性 (1) 2阳性名词改为阴性名词: (1) (二)名词的单复数 (1) 1.名词的单复数 (1) 2.名词复数的构成: (1) (三)普通名词和专有名词 (2) 二、代词 (2) (一)人称代词 (2) 1.主语人称代词 (2) 2.重读人称代词 (2) 3.直接宾语人称代词 (2) 4.间接宾语人称代词 (3) (二)副代词“y”和“en” (3) 1.y (3) 2.en (3) (三)中性代词le (3) 1.作表语 (4) 2.作直接宾语 (4) (四)关系代词“qui” (4) 三、形容词 (4) (一)形容词的构成 (4) 1.阴性形容词的构成 (4) 2.复数形容词的构成 (4) (二)形容词的位置 (5) (三)疑问形容词和感叹形容词 (5) (三)主有形容词 (5) (四)指示形容词 (6) (五)泛指形容词 (6) 四、动词 (7) (一)及物动词与不及物动词 (7) (二)代词式动词 (7) 1.意义 (7) 2.代词式动词的命令式 (8) 3.代词式动词的复合过去时 (8) (三)无人称动词 (8) (四)动词变位 (8)

1.第一组规则动词的直陈式现在时动词变位 (8) 2.第二组动词的直陈式现在时动词变位 (9) 3.第三组不规则动词的直陈式现在时动词变位 (9) (五)过去分词 (9) 五、冠词 (10) (一)不定冠词和定冠词 (10) 1.形式 (10) 2.用法 (10) (二)缩合冠词 (10) (三)部分冠词 (11) 1.形式 (11) 2.用法 (11) (四)冠词的省略 (11) 六、介词 (11) (一)“à”和“de ” (11) (二)国名、洲名前所用的介词 (12) 1.en + 阴性国家名 (12) 2.au + 阳性国家名 (12) 3.aux + 复数国家名 (12) 七、命令式 (12) (一)命令式的形式与意义 (12) 1.形式与意义 (12) 2.特殊形式 (12) (二)宾语在命令式中的位置 (13) 1.名词宾语 (13) 2.代词宾语 (13) 八、疑问句 (13) (一)一般疑问句 (13) 1.结构 (13) 2.oui ,non ,si 的用法 (13) (二)特殊疑问句 (14) 九、强调表达法 (14) 十、复合句 (14) 1.平列句 (14) 2.并列句 (14) 3.主从复合句 (14) 十一、时间表达 (15) (一)年、季节、月、日、星期、钟点表达法 (15) 1.年 (15) 2.季节 (15) 3.月 (15) 4.日 (15)

Verilog HDL实验报告

HDL实验报告 专业电子科学与技术 姓名 学号 指导老师

1 实验一Modelsim仿真软件的使用 1.1 实验目的 (1)熟悉Modelsim 软件; (2)掌握Modelsim 软件的编译、仿真方法; (3)熟练运用Modelsim 软件进行HDL 程序设计开发。 1.2 实验步骤 (1)学习使用Modelsim软件; (2)分析原理及功能; (3)用Verilog HDL编写程序; (4)编写测试程序进行仿真; (4)观察波形,分析仿真结果是否正确。 1.3 实验内容 用Verilog HDL 程序实现一个异或门,Modelsim 仿真,观察效果。 1.4.1 程序 module my_xor(ina,inb,out); input ina,inb; output out; assign out=ina^inb; endmodule module t_xor; reg ina,inb; wire out; initial begin ina=1'b0; forever #20 ina=~ina; end initial begin inb=1'b0; forever #10 inb=~inb; end my_xor tt(.ina(ina),.inb(inb),.out(out)); endmodule

2 实验二简单组合电路设计 2.1 实验目的 (1)掌握基于Modelsim 的数字电路设计方法; (2)熟练掌握HDL 程序的不同实现方法 2.2 实验步骤 (1)分析原理及功能; (2)根据原理用Verilog HDL编写程序; (3)编写测试程序进行仿真; (4)观察波形,分析仿真结果是否正确。 2.3 实验内容 设计一个三人表决器(高电平表示通过) ,实验内容如下: (1)三个人,一个主裁判,两个副裁判; (2)规则:只要主裁判同意,输出结果为通过;否则,按少数服从多数原则决定是否通过。使用Verilog HDL 程序实现上述实验内容,并使用modelsim 仿真(要求:至少使用两种方法实现上述实验内容和testbench)。 2.4.1 程序 方法1: module voter(v0,v1,v2,y); input v0,v1,v2; output y; assign y=v0|(v1&v2); endmodule 方法2: module voter(v0,v1,v2,y); input v0,v1,v2; output reg y; always @(v0,v1,v2) begin if(v0) y=1;

北航verilog实验报告(全)

目录 实验一 (2) 实验二 (9) 实验三 (21) 实验四 (44)

实验一 实验目的:熟悉硬件开发流程,掌握Modelsim设计与仿真环境,学会简单组合逻辑电路、简单时序逻辑电路设计,不要求掌握综合和综合后仿真。 实验内容:必做实验:练习一、简单的组合逻辑设计 练习二、简单分频时序逻辑电路的设计 选做实验:选做一、练习一的练习题 选做二、7段数码管译码电路 练习一、简单的组合逻辑设计 描述一个可综合的数据比较器,比较数据a 、b的大小,若相同,则给出结果1,否则给出结果0。 实验代码: 模块源代码: module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; endmodule 测试模块源代码: `timescale 1ns/1ns `include "./compare.v" module t; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1;

#100 a=1;b=0; #100 a=0;b=0; #100 $stop; end compare m(.equal(equal),.a(a),.b(b)); endmodule 实验波形 练习二、简单分频时序逻辑电路的设计 用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型,观察时序仿真结果。 实验代码: 模块源代码: module halfclk(reset,clkin,clkout); input clkin,reset; output clkout; reg clkout; always@(posedge clkin) begin if(!reset) clkout=0; else clkout=~clkout; end endmodule 测试模块源代码: `timescale 1ns/100ps `define clkcycle 50 module tt; reg clkin,reset; wire clkout;

北航电子电路设计数字部分实验报告

电子电路设计数字部分实验报告 学院: 姓名:

实验一简单组合逻辑设计 实验内容 描述一个可综合的数据比较器,比较数据a 、b的大小,若相同,则给出结果1,否则给出结果0。 实验仿真结果 实验代码 主程序 module compare(equal,a,b); input[7:0] a,b; output equal; assign equal=(a>b)1:0; endmodule 测试程序

module t; reg[7:0] a,b; reg clock,k; wire equal; initial begin a=0; b=0; clock=0; k=0; end always #50 clock = ~clock; always @ (posedge clock) begin a[0]={$random}%2; a[1]={$random}%2; a[2]={$random}%2; a[3]={$random}%2; a[4]={$random}%2; a[5]={$random}%2; a[6]={$random}%2; a[7]={$random}%2; b[0]={$random}%2; b[1]={$random}%2; b[2]={$random}%2; b[3]={$random}%2; b[4]={$random}%2;

b[5]={$random}%2; b[6]={$random}%2; b[7]={$random}%2; end initial begin #100000 $stop;end compare m(.equal(equal),.a(a),.b(b)); endmodule 实验二简单分频时序逻辑电路的设计 实验内容 用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型,观察时序仿真结果。 实验仿真结果

新大学法语第一册U1-9语法知识点整理

新大学法语第一册U1-9语法知识点整理新大学法语第一册UNITE1-9语法知识点整理Unité 2---Texte A 名词见名词知识点整理 Unité 2---Texte B 法语的钟点表达法: 1、表示钟点用无人称短语il est... Il est neuf heures, 现在九点钟。 Il est midi. 中午 Il est minuit. 午夜十二点。 2、表示―半‖ Il est neuf heures et demie. 九点半。注意这里的―demie‖用的 是阴性形式,因为heure是阴性名词。 3、表示―刻‖ Il est une heure et quart. 一点一刻 Il est sept heures trois quarts. 九点三刻=十点差一刻4、表示―分‖ Il est huit heures une (minute). 八点零一分 Il est trois heures vingt-cinq. 三点二十五分5、表示―差‖ Il est cinq heures moins quatre. 五点差四分 - 1 - 新大学法语第一册UNITE1-9语法知识点整理 Il est sept heures moins le quart. 七点差一刻。注意这里的 ―le‖,千万不能少。 6、欧洲大陆日常生活中使用二十四小时制。如果一个法国 人说sept / huit / neuf / dix / onze heures, 他通常说的是早晨

7/8/9/10/11点。有时也会用12小时制,为了避免混淆,在钟 点后加上du matin, de l'après-midi, du soir。写小时时,法国人 用字母 "h"来代替。如: 9:00 = 9h, 10:30 = 10h30. 介词à 和de的用法 A通常引出时间、地点或愿望: A demain ! 明天见A votre santé !为健康干杯Nous habitons à Jinhua我们住在金华 Je vais aller à Shanghai我要去上海 De通常表示起点、来源或从属,即―来自……‖、―从……‖。 Il est originaire de Shanghai.他是上海人。C’est l’étudiante de professeur Wang这是汪老师的学生 否定式 常见的形式是:ne + 动词 + pas (ne 碰到以元音字母或哑音 h开头的动词时变成 n' EX:Aujourd'hui je n'ai pas faim. Je ne déjeunerai pas. Je n'aime pas le vin blanc. Pierre n'habite pas chez ses parents. - 2 - 新大学法语第一册UNITE1-9语法知识点整理 Unité 3---Texte A 法语疑问句 法语的疑问句有多种形式,主要为两大类:一般疑问句和特殊疑问句。 一般疑问句:

verilog hdl 实验报告

Verilog HDL数字系统设计 实验报告汇总 任课教师 实验者姓名 学号 实验指导教师

姓名学号 时间地点 实验题目阻塞赋值与非阻塞赋值的区别 一.实验目的与要求 (1)通过实验,掌握阻塞赋值与非阻塞赋值的概念与区别; (2)了解非阻塞赋值和阻塞赋值的不同使用场合; (3)学习测试模块的编写,综合和不同层次的仿真。 二.实验环境 仿真软件: modlsim6.2SE 三.实验内容 阻塞赋值与非阻塞赋值,在教材中已经了解了他们之间在语法上的区别以及综合后所得到的

电路结构上的区别。在always块中,阻塞赋值可以理解为赋值语句是并发执行的。时序逻辑设计中,通常都使用非阻塞赋值语句,而在实现组合逻辑的assign结构中,或者always快结构中都必须采用阻塞赋值语句。 四.系统框图 五.实验波形图 六.实验体会 (1)一开始使用modelsimSE6.2时候不知道建立工作区的方法。后面请教了毕老师才知道如何来建立工作区。 (2)编译时候错误看不懂,细心找才发现‘ ` 两个符号有区别 (3)波形找不到,后来发现时没有放大。 七.代码附录: 源代码:

// ---------- 模块源代码:---------------------- // ------------- blocking.v --------------- module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display("Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule //------------- non_blocking.v ------------------- module non_blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b <= a; c <= b; $display("Non_Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule 测试模块: // ---------- 测试模块源代码:-------------------------- //------------- compareTop.v -----------------------------

从Verilog到VHDL(上)基本语法

从Verilog 到VHDL(上)基本语法 16 六 从学校里开始,我所接触的就一直是VerilogHDL 而非更老牌的VHDL, 而且后续接触的项目中也多半是Verilog 的用户,坦白的讲,Verilog 的活力也确实更足一些,从 IEEE1800-2005 开始的SystemVerilog 的标准化,将 Verification 和Design 的一体化的尝试,我个人认为,是走在正确的道路上。 所以,我确实想不到,我竟然也要回头学起VHDL 来了,毕竟一些老牌公司,特别是欧洲的公司,往往因为历史原因,仍然在使用VHDL ,看来终究是绕不过去的了正如一个Design Verification 工程师在目前想完全的不和SpecmanE 打交道是很难的一样。 面记载的是两种语言学习过程中的一些体会,而且更多的是从语法角度出发,算是梳理一下思路吧,而且,以前从来 没有接触过VHDL ,当然会存在很多非常初级的东西。 而在本文之后,打算再写一篇简单阐述下结合Cadence 的IUS 工具,使用SystemVerilog 对VHDL 进行验证的基本方

法。 起手式从Verilog 撞进VHDL 的世界,有些东西要先搞清 楚,否则会一头雾水: 1. 大小写敏感:Verilog 是大小写敏感的,VHDL 则非; 2.注释:Verilog 的行注释为// ,块注释为/**/;VHDL 只 支持 行注释–;[1. 这个算是不方便的一个地方了,不过不 基本结构 论是在Vim 还是Emacs 当中,批量做行注释也很容易实现;] VHDL 被认为是要求更严格,更多讲究的语言,相比和 C 类 似的Verilog ,架构上更严谨一些: 1.基本结构:从上往下为 USE 定义区(调用库和包);Package 定义区(自定义程序包);Entity定义区(定义电路实体外观,I/O接口的规 格); [2. Entity 感觉像是 C 的头文件定义之类的东西,而在Verilog 当中,这些其实都是被整合在Module 里头一起完成 了。]Architecture 定义区(描述内部功能);[3. 同 上,相当于Verilog 的Module 内部实现。]Configuration 定义区(决定那个Architecture 被使用)[4. 这也许就是 之所以要分开 Arch 和Entity 的原因,类似的效果在Verilog 里实现,则

通过Verilog实现交通灯设计实验报告

电子科技大学 实 验 报 告 一、实验室名称:虚拟仪器实验室 二、实验项目名称:交通灯设计实验 三、实验学时:4学时 四、实验原理

假设交通灯处于南北和东西两条大街的“十”字路口,如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号,并按一定顺序、时延来点亮LED ,如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路(注1:仿真时采用1MHz 的时钟来驱动电路),则停留1个时钟可得到1S 的延时,类似停留3个时钟可得到3S 的延时,停留15个时钟可得到15S 的延时(注2:开发板工作时钟为50MHz )。 北 南 西东 图1. 六个彩色LED 可以表示一组交通信号灯 图2. 交通灯状态 南北 东西 红 黄 绿 红 黄 绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0

图3. 交通灯的状态转移图 顶层模块 时钟分频模块状态机跳转模块 图4. 交通灯的原理框图 五、实验目的 本实验是有限状态机的典型综合实验,掌握如何使用状态转移图来定义Mealy状态机和Moore状态机,熟悉利用HDL代码输入方式进行电路的设计和仿真的流程,掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件(Xilinx ISE 13.2)进行HDL代码输入方式的电子线路设计与仿真的详细流程。。 六、实验内容 在Xilinx ISE 13.2上完成交通灯设计,输入设计文件,生成二进制码流文件下载到FPGA开发板上进行验证。 七、实验器材(设备、元器件)

新大学法语第二学期语法

第一册:Unité 9 ●强调句型:c’est ... qui / c’est ... que 1. 强调主语用c’est ... qui, 如果主语是代词,必须用其重读形式 2. 强调主语以外的成分用c’est ... que 3. 强调复数,用ce sont ... qui / ce sont ... que 4. 强调部分前有介词,将介词一起放在强调短语之间 5. 被强调成分是间接宾语代词时,强调短语中换为“à+重读人称代词” Mon oncle m’a aidé à obtenir cet empl oi---c’est mon oncle qui m’a aidé à obtenir cet emploi. Mon frère a acheté une voiture---c’est une voiture que mon frère a acheté. Il part pour Paris aujourd’hui---c’est aujourd’hui qu’il part pour Paris. J’ai envie d’une crème glacée àla framboise---c’est d’une crème glacée à la framboise que j’ai envie. Attention !: Elle parle de Frédéric---C’est de Frédéric qu’elle parle. Elle parle à Frédéric---C’est àFrédéric qu’elle parle. Je suis arrivée en retard à cause de Frédéric.---C’est à cause de Frédéric que Je suis arrivée en retard. ●中性代词le,无性数变化 作直宾,代替一个不定式动词Partons, il le faut.我们走吧,必须走。 作表语,代替一个表示身份或职业的名词Ta mère est médecin, je crois que tu le seras un jour 作表语,代替一个形容词V ous voyez ces deux jumeaux, quand l’un est content, l’autre le ser a aussi. 代替一个句子Tu n’as pas bien écrit, je le sais, dit le petit Paul。 Unité 10 ●最近过去时 意义:表示刚刚发生或刚刚完成的动作 构成:venir(直陈式现在时)+de+inf. 例句:Je viens de finir mon travail. - Il vient d’être dix heures. - Nous venons d’entrer dans la classe. ●最近将来时 意义:表示立即要发生的动作 构成:aller(直陈式现在时)+inf. 例句:Je vais partir à dix heures. - Il va être dix heures. - Nous allons apprendre la grammaire de l’ unité 10.

实验六-数字频率计的Verilog-HDL语言实现

五邑大学实验报告 实验课程名称 ) 数字频率计的Verilog HDL语言实现 院系名称:信息工程学院 专业名称:通信工程(物联网工程) 实验项目名称:EDA实验 班级: 110711 学号: 。 报告人:冯剑波

实验六 数字频率计的Verilog HDL 语言实现 一、实验目的: 1、掌握较复杂数字电路或系统的纯Verilog HDL 实现方法; 2、体会纯Verilog HDL 语言输入设计与原理图输入设计的差别。 二、实验原理: 【 数字频率计是用来测量输入信号的频率并显示测量结果的系统。一般基准时钟的高电平的持续时间为s T 10 ,若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ,选择不同的0T ,可以得到不同的测量精度。一般0T 越大,测量精度越高,但一次的测量时间及频率计所需的硬件资源也增加。 三、设计任务与要求: 1、设计一个6位频率计,测量范围从1Hz 到99 99 99Hz ,测量结果用6个数码管显示,基准时钟频率为1Hz ; 2、只显示测量结果,中间计数过程不显示;结果更新时间2秒一次; 3、频率计只设一个复位键,按下该键(reset=0)系统复位,释放该键(reset=1)系统工作,测量并显示结果。 4、显示用静态方式; 5、用Verilog HDL 实现上述要求的频率计。 四、设计源程序及注释与仿真结果 设计源程序: module pinlvji(oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5,clk_50M,clk_1Hz,reset,signal_out); @ input clk_50M,reset; //50MHz 时钟输入、复位 output[6:0] oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5; //数码管0-5,分别显示个、十、百、千、万、十万位的数字 output reg clk_1Hz; output reg signal_out; reg signal_in; reg[29:0] cnt; reg[29:0] cnt1; reg count_en; //计数允许,count_en=1时计数,下降沿到来时锁存 reg load; reg[3:0] ge,shi,bai,qian,wan,shiwan; reg cout1,cout2,cout3,cout4,cout5; reg[3:0] q0,q1,q2,q3,q4,q5; wire clr; always @(posedge clk_50M) //改变Hz 的范围,自己设定的频率1Hz-999999Hz begin

新大学法语-第二册时态总结

(一)被动态P6 1.构成:être + (及物动词)过去分词+ par 2.常以par引出施动者 3.表示状态或情感的被动态动词后,以de引出施动者 être aimé/respecté de être couverte(couvrir) de 4.性数配合 5.被动态的时态以être 的时态为准 (二)简单将来时P29 1.第一组&第二组动词,在inf. 后依次加词尾e.g. habiter;finir -ai -ons -as -ez -a -ont 2.以-re结尾的第三组动词,去掉e加词尾e.g. prendre; construire; lire 3.大多数第三组动词简单将来时变位时,词根有变化

4.用法:简单将来时表示将来发生的动作或出现的状态 (三)先将来时P48 avoir(简单将来时)+p.p 【及物动词】e.g. j’aurai fini être (简单将来时)+p.p 【不及物动词】e.g. je serai sorti(e) (四)动词不定式的时态P67 1.动词不定式现在时表示与主要动词同时发生的动作 e.g. Je veux lire. 2.动词不定式过去时 avoir(不定式)+ p.p 【所有及物动词&小部分不及物动词】e.g. avoir lu être (不定式)+p.p 【大部分不及物动词&代动词】e.g. être parti 表示在主要动词之前已发生或完成的动作 (五)未完成过去时P86 1.构成:动词现在时第一人称复数(nous)形式去掉词尾-ons,再按人称顺序加

2.être的未完成过去时 3.下列动词未完成过去时的变化 未完成过去时与复合过去时的比较P87 (六)简单过去时P112 1.第一组动词(包括aller)用第一种词尾 去掉er,加词尾

Verilog实验报告

实验报告格式要求 一、实验报告内容包括: (1)实验名称。 (2)实验目的。 (3)实验仪器及编号。写明仪器名称、型号、编号。 (4)实验原理。简单叙述有关实验原理(包括电路图或光路图或实验装置示意图)及测量中依据的的公式,式中各量的物理含义及单位,公式成立所应满足的实验条件等。 (5)实验内容及步骤。根据实验内容及实际的实验过程写明关键步骤和安全注意要点。 (6)实验观测记录。记录原始测量数据、图形等有关原始量,形式上要求整齐规范。 (7)数据处理结果。根据实验要求,采用合适的方法进行数据处理,误差分析,最后写出实际结果。 (8)小结或讨论。内容不限。可以是实验中的现象分析,对实验关键问题的体会,实验的收获和建议,也可解答思考题。 二、书写次序 (1)到(5)是进行实验预习时就应该完成的。(6)在实验中完成。做完实验后再在预习报告基础上完成(7)(8)两项。 完成一个实验,就是一次最基本的科研训练,从预习到写出一个实验报告,每一步都有极其丰富的学习内容,要积极思考,认真对待。

实验(一)简单的组合逻辑设计 实验日期2014-10-31 同组者姓名 一、实验目的 [1] 掌握基本组合逻辑电路的实现方法 [2] 初步了解两种基本组合逻辑电路的生成方法 [3] 学习测试模块的编写 [4] 通过综合和布局布线了解不同层次仿真的物理意义 二、实验仪器 计算机、FPGA开发板 三、实验内容 [1] 在ISE软件环境中进行一次完整的设计流程,并在FPGA开发板上实现与门的功能。 [2] 完成一个可综合的数据比较器的程序。 [3] 完成数据比较器的测试模块。 [4] 发挥部分:设计一个多位(2位)的数据比较器并在FPGA开发板上实现该比较器。 四、实验步骤、分析及结果(在下面写出你的代码) 代码: module compare( input a, input b, output c ); assign c=a&b; endmodule 结果如图所示:

新大学法语第二册1-5单元复习整理

新大学法语第二学期复习整理 一.语法: 1. Ce professeur est aiméde ses élèves. 2. Sa voiture a été réparée. https://www.360docs.net/doc/9f18139854.html, Chine est plus grande que la France 4.En été, il fait aussi chaud à Beijing qu’à Tianjin 5. Il est plus riche qu’avant . 6. Mon école est meilleure que ton école. 7. Paris est la plus grande ville de la France. 8. La grammaire du fran?ais est la plus difficile. 9. C’est la plus belle femme de cette ville. 10.C’est la ville la plus belle de son pays. 11.Marie, c’est une de mes amies les plus aimables. 12. Il marche plus vite qu’avant 13.Je vais au cinéma moins souvent que Marie. 14. Il va mieux aujourd’hui. 15.Je travaille peu, tu travailles autant, lui, il travaille plus. 16. Marie court le plus vite de notre classe. 17.Dès que je serai rentréà Beijing, je vous téléphonerai. 18.Je ferai une promenade quand j’aurai fini mon travai . 19.Ce qui m’intéresse, c’est le prix. 20.Ce qu’il veut lire, ce sont des romans fran?ais 21.Ce qui est important, c’est d’avoir une villa et une voiture. 22. Dire et faire sont deux choses. 23. Crier n’est pas chanter. 24. Après avoir dit au revoir, il est monté dans le train. 25. Après être arrivéà Beijing , je vous enverrai une lettre 26. Ce dictionnaire est utileà consulter. 27. Je suis obligéde vous donner ces exercices. 28.Hier, il faisait beau, je suis allé en ville. 29. Pendant les vacances, je me couchais à dix heures et je me levais à sept heures. 30.Je voudrais rester à Guanzhou. 31.Dites-moi ce qui vous intéresse.

Verilog实验报告

2014-2015-2-G02A3050-1 电子电路设计训练(数字EDA部分) 实验报告 (2015 年5 月20 日) 教学班学号姓名组长签名成绩 自动化科学与电气工程学院

目录 目录 (1) 实验一、简单组合逻辑和简单时序逻辑 (1) 1.1 实验任务1——简单组合逻辑 (1) 1.1.1 实验要求 (1) 1.1.2 模块的核心逻辑设计 (1) 1.1.3 测试程序的核心逻辑设计 (1) 1.1.4 仿真实验关键结果及其解释 (2) 1.2 实验任务2——简单时序逻辑 (3) 1.2.1 实验要求 (3) 1.2.2 模块的核心逻辑设计 (3) 1.2.3 测试程序的核心逻辑设计 (3) 1.2.4 仿真实验关键结果及其解释 (4) 1.3 实验小结 (4) 实验二、条件语句和always过程块 (5) 2.1 实验任务1——利用条件语句实现计数分频时序电路 (5) 2.1.1 实验要求 (5) 2.1.2 模块的核心逻辑设计 (5) 2.1.3 测试程序的核心逻辑设计 (6) 2.1.4 仿真实验关键结果及其解释 (7) 2.2 实验任务2——用always块实现较复杂的组合逻辑电路 (8) 2.2.1 实验要求 (8) 2.2.2 模块的核心逻辑设计 (8) 2.2.3 测试程序的核心逻辑设计 (9) 2.2.4 仿真实验关键结果及其解释 (10) 2.3 实验小结 (11) 实验三、赋值、函数和任务 (12) 3.1 实验任务1——阻塞赋值与非阻塞赋值的区别 (12) 3.1.1 实验要求 (12) 3.1.2 模块的核心逻辑设计 (12) 3.1.3 测试程序的核心逻辑设计 (13) 3.1.4 仿真实验关键结果及其解释 (14) 3.2 实验任务2——在Verilog HDL中使用函数 (16) 3.2.1 实验要求 (16) 3.2.2 模块的核心逻辑设计 (16) 3.2.3 测试程序的核心逻辑设计 (18) 3.2.4 仿真实验关键结果及其解释 (19) 3.3 实验任务3——在Verilog HDL中使用任务 (20) 3.3.1 实验要求 (20) 3.3.2 模块的核心逻辑设计 (20) 3.2.3 测试程序的核心逻辑设计 (21)

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