锁相环用CMOS鉴频鉴相器及电荷泵的实现
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文章编号:046527942(2004)0420118205
研究简报
锁相环用C MOS 鉴频鉴相器及电荷泵的实现
α
黄 瑞 戴宇杰 卢桂章
(南开大学机器人与信息自动化研究所,天津300071) 摘要:锁相环(PLL )是一个闭环相位自动控制系统,能够利用一个精确且稳定的频率产生一系列频率准确的信号,为系统内部的其它模块提供稳定的高频时钟.鉴相器是锁相环路中不可缺少的重要组成部分.为了改善传统鉴相器捕获范围小、捕获时间长的问题,本文介绍一种增加频率检测的鉴相器及电荷泵的设计方法.
关键词:C M O S ;锁相环;电荷泵;鉴频鉴相器
中图分类号:TN 43 文献标识码:A
近年来,随着半导体集成电路技术的迅速发展,集成锁相环路以其体积小、使用方便的优势,广泛应用于各种数模混合信号集成电路、系统集成芯片(SO C )以及各种电子系统中.锁相环(PLL )是一个闭环相位自动控制系统,能够利用一个精确且稳定的频率产生一系列频率准确的信号,为系统内部和其它模块提供稳定的高频时钟.
同时,C M O S 工艺具有工作电压范围宽、静态功耗低、抗干扰能力强等优点,是现今集成电路制造业的主流工艺.因此,使用C M O S 工艺设计的锁相环路应用范围越来越广,极具开发潜力.
传统锁相环主要由鉴相器(PD )、环路滤波器(L PF )和压控振荡器(V CO )三部分组成.锁相的目的在于通过反馈调节使输出信号相位锁定或跟踪输入信号的相位变化,其结果是使相位误差尽量地小.根据频率与相位的交换关系,在相位差固定的情况下,频率差为零,因此锁相环可以实现两个信号的相位同步,频率相同.其中鉴相器是相位比较装置,比较参考信号和压控振荡器输出信号的相位并产生对应于两信号相位差的误差信号,以控制环路滤波器以及压控振荡器.所以鉴相器的精度将决定环路的捕获范围以及捕获时间等,对锁相环整体性能具有非常重要的意义.
本文的鉴频鉴相器在传统锁相环鉴相器相位检测的基础上加入频率检测,可以扩大锁相环捕获范围并且缩短捕获时间.其后端的电荷泵将PED 的输出电压信号转化为电流,用以控制环路滤波器的充放电.
鉴频鉴相器(PFD )的设计及实现
鉴频鉴相器工作原理
图1 PF D 示意图F ig 1 The sche ma tic of PF D
鉴频鉴相器是相位及频率比较装置,比较参考信号Ξin 和压控振荡器
输出信号Ξou t 的频率和相位并产生对应于两信号差的误差信号,经过电荷
泵转化为电流信号后,对环路滤波器的电容进行充放电.
当环路开始工作时,Ξin 可能离Ξou t 很远,PFD 改变控制电压,使Ξou t 逼
近Ξin .当输入和输出频率足够接近时,PFD 就当作鉴相器,进行相位锁定.
使用PFD 的锁相环既可检测相位差又可检测频率差.第37卷 第4期
2004年12月南开大学学报(自然科学版)
A cta S cien tia rum N a tu ra lium U n iversita tis N anka iensis V o l .37 №4 D ec .2004
α收稿日期:2004204210
基金项目:天津科技发展计划科技攻关SOC 用锁相环IP 的开发资助项目(043182111)
作者简介:黄 瑞(1978-),女,天津人,博士研究生,主要从事集成电路锁相环技术研究.
PFD 属于边沿触发电路[1],具有两个输入、
两个输出(传统PD 只有一个输出).如图1.电路使用时序逻辑建立三个状态,并且响应两个输入的上升沿(也可是下降沿).
如果在初始状态下,Q
A =Q
B =0,那么在A 上的上升变化会使Q A =1,Q B =0.电路保持这个状态一直保持到B 变为高电平,此时,Q A 变为0.对于B 输入的情况类似.
具体过程如图2
.
图2 FPD 工作原理
F ig 2 The Pr i nc iple of PF D