SOC实验-cadence

电子科技大学成都学院

实验报告册

课程名称：SOC实验

姓名：

学号：

院系：微电子技术系

专业：集成电路设计与集成系统（嵌入式）

教师：

2012年6月8

实验一仿真

一、实验目的

为了熟练的掌握cadence中仿真软件。

二、实验步骤

1、导入SOC文件包

打开Terminal输入cp ../share/.bashrc然后输入cp ../share/SOC.tar，在我的目录中会有SOC.tar文件，右击选择Extract Here 解压得到SOC文件（其中包括CORE文件ENCUNTER文件，TSMC180文件）。

2、进行NC仿真

1）打开仿真软件如图1-1所示

打开Terminal输入 cd/home/design0820/SOC/CORE/RTL/Verilog，再输入nclaunch–new &，打开软件后选择多路模式。

图1-1：打开仿真软件

2）新建库如图1-2所示

点击create cds.lib File->在File name中默认文件名为cds.lib->save->include default libraries->ok->ok

图1-2：新建库

3）代码编译如图1-3所示

选择左边框中的.V文件，按下tools中的VLOG键进行编译（下面框中有红色警报表示有错误，蓝色表示代码编译通过）。

图1-3：代码编译

4）设置仿真精度和长度如图1-4所示

打开小黄帽选中tb_openMSP430中的module中设置仿真精度和长度，Tools->Elaborator->选中other options->输入–timescale 1ns/1ns->ok

图1-4：设置仿真精度和长度

5）仿真如图1-5所示

打开Snapshots->选中子目录worklib tb_openMSP430：module->按下Tools 中的纸飞机按钮->点击左边框的tb_openMSP430->将右边框中全选中->右击->send to waveform->将得到仿真波形。

图1-5：仿真

三、实验结果

四、实验总结

通过这次NC仿真实验，我了解了通过cadence软件对SOC仿真的步骤，也通过自己在课堂上积极得跟着老师的讲解，我通过对已有的程序进行仿真并最后得到了最后结果，但是如果是对自己编写的RTL代码进行仿真的话，中途可能出现很多问题导致仿真不成功，接下来的任务是怎么搞懂仿真过程出现的错误警报，我想信通过这些步骤和自己下来的钻研能够仿真成功。

实验二设计综合

一、实验目的

通过cadence软件中的Design_Compiler工具对上述仿真成功的RTL代码进行综合，让RTL代码转变成带有逻辑门单元的网标文件（gate.v）。

二、实验步骤

1）设置初始化环境如图2-1所示

在Design_Compiler文件夹中有Constrainsts（约束文件）->ctrl+H显示隐藏文件->得到.synopsy_dc.setup ->打开.synopsy_dc.setup文件->重新设置search_path为SOC文件夹中TSMC180的路径。

图2-1：设置初始化环境

2）打开综合工具软件如图2-2所示

打开Terminal->cd /home/Design_Compiler->输入DV->打开综合软件。

图2-2：打开软件

3）加载.synopsy_dc.setup 如图2-3所示

在design_vision中输入source ./.synopsy_dc.setup（换回值为1则加载成功）。

如图2-3所示：加载.synopsy_dc.setup

4）加载约束文件

●加载工艺库：source ./constrainsts/library.tcl 如图2-4（a）所示

●加载RTL代码：source ./constrainsts/read.tcl 如图2-4（b）所示

●加载约束文件：source ./constrainsts/constrainsts.tcl 如图2-4（c）

所示

●综合设计：source ./constrainsts/synthesis.tcl（看得到的文件中

SLACK值为正则结果正确）如图2-4（d）所示

图2-4（a）：加载工艺库

图2-4（b）：加载RTL代码

图2-4（c）：加载约束文件

图2-4（d）：综合设计

三、实验结果

点击logical hierarchy->openMSP430->选择create Design Schematic->将得到如下结果。

四、实验总结

这次实验使我们更加理解让RTL综合成门级网表的过程, RTL的转换需要添加工艺库才能转变为你所需要的工艺的电路,同时是也添加约束文件,让电路的设计按照我们所预期的进行,同时也对cadence软件中的综合工具更加的熟练,为芯片设计奠定了不可或缺的基础。

实验三、形式验证

一、实验目的

通过cadence软件中的形式验证工具对RTL和门级网表进行比较，观察他们之间行为是否改变。

二、实验步骤

1）打开软件如图3-1所示

在Design_Compiler中新建文件夹FM进入FM中->打开一个Terminal->进入

到FM的路径下->输入formality进入软件。

图3-1：打开软件

2）设置Reference

进入软件的Reference中

点击Read Design File->Verilog->RTL->Verilog->选中除去

tb_openMSP430.v的所有.v文件->open 如图3-2（a）所示

图3-2（a）：读设计文件