逐次逼近寄存器型模数转换器的制作方法

图片简介:
本技术涉及模数转换技术，尤其涉及一种逐次逼近寄存器型模数转换器，包括取样比较器，数模转换器，控制器，寄存器，存储器，处理器和参考电路，比较器将输入模拟量与每个参考模拟量依次进行比较，并输出反映比较结果的一组组数字信号到存储器中，处理器读取并分析一时间段内的存储器中的数字信号，输出与该时间段对应的分析结果，实现处理器对分析结果的自学习更新过程；控制器从处理器接收分析结果，并根据分析结果改变参考模拟量或改变自身的控制信号，使得逐次逼近寄存器型模数转换器改变搜索策略，减少逼近次数，从而达到降低功耗，加快速度，增大分辨率的目的。

技术要求
1.一种逐次逼近寄存器型模数转换器，其特征在于，包括：
比较器，包括一正相输入端、一反相输入端和一比较输出端；
所述正相输入端用于接收一输入模拟量；
数模转换器，包括一输入引脚、一参考电源引脚和一输出引脚；所述模数转换器通过所
述输出引脚输出多个大小均不相同的参考模拟量；
所述比较器的所述反相输入端与所述数模转换器连接；
所述比较器通过所述反相输入端依次接收每个所述参考模拟量，并将所述输入模拟量与
每个所述参考模拟量依次进行比较，并通过所述比较输出端输出反映比较结果的一数字
信号；
控制器，包括一第一控制输入端，一第二控制输入端，一控制输出端和一信号输出端；
所述控制器的所述第一控制输入端与所述数模转换器的所述输入引脚连接，以接收所述数字信号；
所述控制器的所述第一控制输出端与所述数模转换器的所述输入引脚连接，以将一第一控制信号输出至所述数模转换器中，所述第一控制信号用于控制所述数模转换器输出的所述参考模拟量的大小；
所述控制器的所述信号输出端用于输出所述数字信号；
寄存器，与所述控制器的所述信号输出端连接，用于接收并暂存所述控制器输出的所述数字信号；
存储器，与所述寄存器连接，以从所述寄存器中提取暂存的所述数字信号并存储；
处理器，包括一信号输入口，一第一控制输出口和一第二控制输出口；
所述处理器的所述信号输入口与所述存储器连接，以接收并分析一预设的时间段内的所述数字信号，输出对应的分析结果；
所述处理器的所述第一控制输出口与所述控制器的所述第二控制输入端连接，以将与所述时间段对应的所述分析结果输出至所述控制器内，以实现所述处理器对所述分析结果的自学习更新过程；
参考电路，连接所述处理器的所述第二控制输出口，以接收与所述时间段对应的一第二控制信号；
所述参考电路还与所述数模转换器的所述参考电源引脚连接，以根据所述第二控制信号输出一参考电压至所述数模转换器中；
所述数模转换器对接收到的所述第一控制信号和所述参考电压进行权值计算形成所述参考模拟量。

2.根据权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，所述控制器具有逻辑转换和数字输出的功能。

3.根据权利要求2所述的逐次逼近寄存器型模数转换器，其特征在于，所述控制器根据所述分析结果变更控制模式。

4.根据权利要求3所述的逐次逼近寄存器型模数转换器，其特征在于，所述控制模式包括：固定特定位数的电位，变化转换位数。

5.根据权利要求3所述的逐次逼近寄存器型模数转换器，其特征在于，于分析得到所述数字信号的每一位均为1或均为0时，所述控制器通过所述第二控制信号将所述参考电路输出的参考电压的取值范围还原。

6.根据权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，所述参考电路是电源为可编程控制的电源电路。

7.根据权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，所述存储器包括非易失性挥发存储器。

8.根据权利要求7所述的逐次逼近寄存器型模数转换器，其特征在于，所述存储器采用与CMOS工艺兼容的后端非易失性挥发存储器生产工艺制造。

9.根据权利要求8所述的逐次逼近寄存器型模数转换器，其特征在于，所述存储器采用鳍式场效晶体管制成。

技术说明书
一种逐次逼近寄存器型模数转换器
技术领域
本技术涉及模数转换技术，尤其涉及一种逐次逼近寄存器型模数转换器。

背景技术
ADC(Analog-to-Digital Converter，模数转换器)是一种计算机与人，与真实世界的沟通的重要工具，它可以将真实世界中广泛存在的模拟信号转换为计算机可以识别的数字信号。

目前市面上有很多ADC的类型，包括SAR ADC(Successive ApproximationRegister ADC，逐次逼近寄存器型模数转换器)，流水线型ADC，∑-Δ型ADC，FLASH ADC等等。

其中，SAR ADC是其中应用非常广泛的一种，它具有低功耗、低成本的优点。

然而SAR ADC也有一些缺点，比如其每次进行A/D转换都需要从最高位逼近到最低位，这大大减慢了SAR ADC的速度；又比如其每次逼近都需要对电容进行充电、放电，这大大增加了SAR ADC的功耗；又由于其分辨率每提高1位，DAC所需电容大小呈指数增大，这也限制了其分辨率的提高。

技术内容
针对上述问题，本技术提出了一种逐次逼近寄存器型模数转换器，包括：
比较器，包括一正相输入端、一反相输入端和一比较输出端；
所述正相输入端用于接收一输入模拟量；
数模转换器，包括一输入引脚、一参考电源引脚和一输出引脚；所述模数转换器通过所述输出引脚输出多个大小均不相同的参考模拟量；
所述比较器的所述反相输入端与所述数模转换器连接；
所述比较器通过所述反相输入端依次接收每个所述参考模拟量，并将所述输入模拟量与每个所述参考模拟量依次进行比较，并通过所述比较输出端输出反映比较结果的一数字信号；
控制器，包括一第一控制输入端，一第二控制输入端，一控制输出端和一信号输出端；
所述控制器的所述第一控制输入端与所述数模转换器的所述输入引脚连接，以接收所述数字信号；
所述控制器的所述第一控制输出端与所述数模转换器的所述输入引脚连接，以将一第一控制信号输出至所述数模转换器中，所述第一控制信号用于控制所述数模转换器输出的所述参考模拟量的大小；
所述控制器的所述信号输出端用于输出所述数字信号；
寄存器，与所述控制器的所述信号输出端连接，用于接收并暂存所述控制器输出的所述数字信号；
存储器，与所述寄存器连接，以从所述寄存器中提取暂存的所述数字信号并存储；
处理器，包括一信号输入口，一第一控制输出口和一第二控制输出口；
所述处理器的所述信号输入口与所述存储器连接，以接收并分析一预设的时间段内的所述数字信号，输出对应的分析结果；
所述处理器的所述第一控制输出口与所述控制器的所述第二控制输入端连接，以将与所述时间段对应的所述分析结果输出至所述控制器内，以实现所述处理器对所述分析结果的自学习更新过程；
参考电路，连接所述处理器的所述第二控制输出口，以接收与所述时间段对应的一第二控制信号；
所述参考电路还与所述数模转换器的所述参考电源引脚连接，以根据所述第二控制信号输出一参考电压至所述数模转换器中；
所述数模转换器对接收到的所述第一控制信号和所述参考电压进行权值计算形成所述参考模拟量。

上述的逐次逼近寄存器型模数转换器，其中，所述控制器具有逻辑转换和数字输出的功能。

上述的逐次逼近寄存器型模数转换器，其中，所述控制器根据所述分析结果变更控制模式。

上述的逐次逼近寄存器型模数转换器，其中，所述控制模式包括：固定特定位数的电位，变化转换位数。

上述的逐次逼近寄存器型模数转换器，其中，于分析得到所述数字信号的每一位均为1或均为0时，所述控制器通过所述第二控制信号将所述参考电路输出的参考电压的取值范围还原。

上述的逐次逼近寄存器型模数转换器，其中，所述参考电路是电源为可编程控制的电源电路。

上述的逐次逼近寄存器型模数转换器，其中，所述存储器包括非易失性挥发存储器。

上述的逐次逼近寄存器型模数转换器，其中，所述存储器采用与CMOS工艺兼容的后端非易失性挥发存储器生产工艺制造。

上述的逐次逼近寄存器型模数转换器，其中，所述存储器采用鳍式场效晶体管制成。

有益效果：本技术使得逐次逼近寄存器型模数转换器的功耗能够自主学习并将自主学习的信息存储在存储模块中，使得逐次逼近寄存器型模数转换器根据存储模块中的信息改变搜索策略，减少逼近次数，从而达到降低功耗，加快速度，亦或是增大分辨率的目的。

附图说明
图1为本技术一实施例中逐次逼近寄存器型模数转换器的原理示意图；
图2为本技术一实施例中逐次逼近寄存器型模数转换器的原理示意图；
图3为本技术一实施例中逐次逼近寄存器型模数转换器的结构示意图；
图4为本技术一实施例中存储器的单元结构的示意图；
图5为本技术一实施例中逐次逼近寄存器型模数转换器的工作流程图；
图6为本技术一实施例中逐次逼近寄存器型模数转换器的工作流程图；
图7为本技术一实施例中逐次逼近寄存器型模数转换器的结构示意图；
图8为图7所示的实施例中经过学习后的逐次逼近寄存器型模数转换器的部分结构示意图；
图9为图7所示的实施例中经过学习后的逐次逼近寄存器型模数转换器的部分结构示意图；
图10为本技术一实施例中逐次逼近寄存器型模数转换器的工作流程图；
图11为本技术一实施例中逐次逼近寄存器型模数转换器的结构示意图；
图12为本技术一实施例中经过学习后的逐次逼近寄存器型模数转换器的部分结构示意图。

具体实施方式
下面结合附图和实施例对本技术进行进一步说明。

在一个较佳的实施例中，如图3所示，提出了一种逐次逼近寄存器型模数转换器300，可以包括：
比较器310，包括一正相输入端、一反相输入端和一比较输出端；
正相输入端用于接收一输入模拟量；
数模转换器370，包括一输入引脚、一参考电源引脚和一输出引脚；模数转换器370通过输出引脚输出多个大小均不相同的参考模拟量；
比较器310的反相输入端与数模转换器370连接；
比较器310通过反相输入端依次接收每个参考模拟量，并将输入模拟量与每个参考模拟量依次进行比较，并通过比较输出端输出反映比较结果的一数字信号；
控制器320，包括一第一控制输入端，一第二控制输入端，一控制输出端和一信号输出端；
控制器320的第一控制输入端与数模转换器370的输入引脚连接，以接收数字信号；
控制器320的第一控制输出端与数模转换器370的输入引脚连接，以将一第一控制信号输出至数模转换器370中，第一控制信号用于控制数模转换器370输出的参考模拟量的大小；
控制器320的信号输出端用于输出数字信号；
寄存器330，与控制器320的信号输出端连接，用于接收并暂存控制器320输出的数字信号；
存储器340，与寄存器330连接，以从寄存器330中提取暂存的数字信号并存储；
处理器350，包括一信号输入口，一第一控制输出口和一第二控制输出口；
处理器350的信号输入口与存储器340连接，以接收并分析一预设的时间段内的数字信号，输出对应的分析结果；
处理器350的第一控制输出口与控制器320的第二控制输入端连接，以将与时间段对应的分析结果输出至控制器320内，以实现处理器350对分析结果的自学习更新过程；
参考电路360，连接处理器350的第二控制输出口，以接收与时间段对应的一第二控制信号；
参考电路360还与数模转换器370的参考电源引脚连接，以根据第二控制信号输出一参考电压至数模转换器370中；
数模转换器370对接收到的第一控制信号和参考电压进行权值计算形成参考模拟量。

相比于正常的SRA ADC，本实施例的优点是参考电路是可以智能的调节的。

从而以达到提高模拟信号到数字信号的转化精度。

其中，图1和图2分别为本技术一实施例中的两种信号走向的原理图；如图3所示，处理器350可以同时输出控制信号给参考电路360和控制器320，从而实现基准电源和比较位数的智能调节。

这种实施方案是图1和图2的综合。

所以连接关系上是图1和图2的叠加。

在一个较佳的实施例中，控制器320具有逻辑转换和数字输出的功能。

上述实施例中，优选地，控制器320根据分析结果变更控制模式。

上述实施例中，优选地，控制模式包括：固定特定位数的电位，变化转换位数。

上述实施例中，优选地，于分析得到数字信号的每一位均为1或均为0时，控制器320通过第二控制信号将参考电路输出的参考电压的取值范围还原。

在一个较佳的实施例中，参考电路360是电源为可编程控制的电源电路。

在一个较佳的实施例中，存储器340包括非易失性挥发存储器。

上述实施例中，优选地，存储器340采用与CMOS工艺兼容的后端非易失性挥发存储器生产工艺制造。

上述实施例中，优选地，存储器采用鳍式场效晶体管制成。

如图4中所示，存储模块可以是非易失性存储器，例如是传统的ROM(Read OnlyMemory，只读存储器)，EEPROM(Electrically Erasable Programmable Read-OnlyMemory，电可擦可编程只读存储器)，FLASH MEMORY，或者是新兴的FRAM(Ferro ElectricRandom Access Memory，铁电存储器)，MRAM(Magnetic Random Access Memory，磁性随机存储
器)，PCRAM(Phase Change Random Access Memory，相变存储器)等等。

更优的，考虑到在常规的CMOS工艺中制造非易失性存储器需要额外的掩膜，会带来工艺难度的增大和成本的提高，本技术中的非易失性存储器可以使用基于FinFET CMOS(Fin Field-EffectTransistor Complementary Metal-Oxide-Semiconductor Transistor，鳍式场效晶体管互补金属氧化物半导体)工艺制造的FIND RRAM(FinFET Dielectric RRAM，鳍式场效晶体管介电阻变式随机存储器)，其单元结构如附图4所示，其中BLm和WLn分别为
RRAM(Resistive Random Access Memory，阻变式存储器)单元的位线和字线，用于选中想要进行操作的非易失性存储器存储单元，SLn为选线，用于对选中的非易失性存储器存储单元进行读、写(包括置1和清0)等操作。

图中的HfO2(二氧化铪)既是一个普通的N型FinFET晶体管的栅极绝缘层，也是一个阻变式的存储节点。

这样，在不增加额外掩膜的前提下，非易失性存储器就能与正常的FinFET CMOS工艺兼容了。

这就大大降低了制造难度，从而降低了成本。

逐次逼近寄存器型模数转换器工作流程可以如附图5所示，具体如下：1)模拟输入电压Vinput由采样/保持电路采样并保持。

为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100....00，最高位MSB设置为1)。

这样，DAC输出(VDAC)被设为
VREF/2，VREF是提供给ADC的基准电压。

2)比较判断Vinput是小于还是大于VDAC。

如果Vinput大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1；相反，如果Vinput小于VDAC，则比较器输出逻辑低电平或0，N位寄存器的MSB清0。

3)SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较，决定当前位的逻辑电平。

4)重复这个过程一直持续到最低位LSB。

上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内，并且输出转换后的数字信号。

以Dn表示最高位寄存器的数值，输入模拟量就可以转换成N位数字量:Vinput＝Dn*Vref/2+Dn-1*Vref/22+Dn-2*Vref/23+…+D1*Vref/2n。

至此，SAR ADC就完成了一次模拟量到数字量的转换。

接着，CPU(Central Processing Unit，中央处理器)或者是MCU(Microcontroller Unit，微控制单元)统计一段时间内SAR ADC转换得到的数字量，通过机器学习，例如人工神经网络，或者支持向量机等，进行分析，总结出规律，并将其存储在非易失性存储器中。

当下次SAR ADC再进行工作时，SAR控制逻辑根据存储在非易失性存储器中的信息改变搜索策略，缩小搜索范围进行模数转换，若转换成功，则继续下一次转换；若转换失败，则再进行一次完整转换。

下面再举两个本技术的具体应用来详细说明。

有一个用于测量室外温度的仪器，由一8位的可自主学习的SAR ADC将输入温度的模拟信号转换为数字信号，其结构示意图如图7所示。

该SAR ADC的工作流程如附图6所示，具体如下：1)SAR ADC接受到一个模拟信号，将其取样保持，然后进行正常的模数转换(如附图6所示)，得到从第1位(MSB)到第8位(LSB)的数字量，并输出到CPU中。

2)一段时间内，SARADC重复步骤1，CPU获得这一段时间内SAR ADC输出的数字量。

3)CPU通过机器学习，分析总结这段时间内所获数字量与时间的规律，并将其存储到非易失性存储器中。

例如在冬天的清晨，CPU总结出此时段的温度普遍较低，即数字量的前6位一般都为0，则SAR ADC可将第1到6位固定为0，只逼近第7，8位，并将这个信息存储与非易失性存储器中。

再例如在夏天的夜晚，CPU总结出此时的温度稍高，但又没有达到夏天中午的程度，因此SAR ADC可将第1和第2位固定为1，第6到第8位设置为0，只逼近第3，4，5位，并将这个信息存储与非易失性存储器中。

在这种情况下，相当于该SAR ADC的分辨率降低了，然而当对所得的温度精度要求不高时，这样可以大幅降低SAR ADC的功耗。

4)SAR逻辑通过非易失性存储器中的信息改变其搜索策略，在特定的时间段中只逼近8位中的其中几位，如附图8和图9所示。

5)判断此次转换是否正确，具体为判断所逼近的几位是否全为1或者全为0，若全为0或全为1，则说明所得数字量处于要跳变的状态，与实际值有较大的差距，SAR ADC再进行一次完整的从第1位到第8位的逼近；若转换正确，即所逼近的几位不是全1或者全0，则完成这次转换，将得到的数字量输出到CPU中，等待下一次转换。

这样，在大部分情况下，SAR ADC都能以更快的速度，更低的功耗进行工作了。

有一恒温室，其结构示意图如图11所示，由一8位的可自主学习的SAR ADC将输入温度的模拟信号转换为数字信号。

该SAR ADC的工作流程如附图10所示，具体如下：
1)SARADC接受到一个模拟信号，将其取样保持，然后进行正常的模数转换，得到从第1位(MSB)到第8位(LSB)的数字量，并输出到CPU中。

2)一段时间内，SAR ADC重复步骤1，CPU获得这一段时间内SAR ADC输出的数字量。

3)CPU通过机器学习，分析总结这段时间内所获数字量与时间的规律。

例如在冬天的中午，CPU发现输入的模拟电压在某一小范围内(如1/16Vref～0之间)，总结出此时段的温度普遍较低，即数字量的前4位一般都为0，则可将参考电压Vref变为原来的1/16，而逼近还是从第1位到第8位，这样相当于用8位去表示原来的后4位，分辨率得到大大提高，并且由于参考电压的降低，SAR ADC的功耗也降低了。

然后CPU将参考电压的变化存储于非易失性存储器中。

4)SAR控制逻辑通过非易失性存储器中的信息改变其参考电压，然后进行完整的从第1位到第8位的逼近，如附图12所示。

5)判断此次转换是否正确，具体为判断所逼近的几位是否全为1或者全为0，若全为0或全为1，则说明所得数字量处于要跳变的状态，与实际值有较大的差距，此时应将参考电压变为原来的值，再进行一次完整的从第1位到第8位的逼近；若转换正确，即所逼近的几位不是全1或者全0，则完成这次转换，将得到的数字量输出到CPU中用来表示数字量的后4位，而前4位则为预设的0000，然后等待下一次转换。

这样，在大部分情况下，SAR ADC都能以更高的分辨率，更低的功耗进行工作了。

综上所述，本技术提出了一种逐次逼近寄存器型模数转换器，主要包括包括取样比较器，数模转换器，控制器，寄存器，存储器，处理器和参考电路；比较器将输入模拟量与每个参考模拟量依次进行比较，并通过输出端输出反映比较结果的一数字信号。

参考电路为可编程输出的参考电源电路，可自行或根据处理器输出的电源控制信号提高不同的电源信号。

处理器与存储器输出端连接，用于接收并分析一时间段内的数字信号，并输出与时间段对应的分析结果，处理器周期性地读取存储器中存储的数字信号，以实现处理器对分析结果的自学习更新过程。

控制器接收比较器和处理器的信号，并分别与寄存器、数模转换电路连接，用于从比较器中读取比较结果，并根据比较结果输出的数字信号到寄存器；并接收处理器指令输出特定DAC数字位控制信号。

使得逐次逼近寄存器型模数转换器根据存储模块中的信息改变搜索策略，减少逼近次数，从而达到降低功耗，加快速度，亦或是增大分辨率的目的。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本技术精神，还可作其他的转换。

尽管上述技术提出了现有的较佳实施例，然而，这些内容并不作为局限。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。

因此，所附的权利要求书应看作是涵盖本技术的真实意图和范围的全部变化和修正。

在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本技术的意图和范围内。