超高速信号采集录波设计方案

200MB/s。
3.3.1 磁盘控制器
磁盘控制器主要对磁盘接口的转换。硬盘支持固态硬盘和机械硬盘，协议 SRS，SATA3.0，向下兼容。
设计要求芯片和各插件距离尽量接近，提高抗干扰能力。
3.3.2 硬盘接口设计
硬盘接口采用的是标准 SATA 接口，这种设计易于更换硬盘，体积小，安装 简单。硬盘直接插到底板上不需要转接线，减少物料和安装难度。
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图 3-2 sync 要求：SYNC_OUT1、SYNC_OUT2 和 SYNC_OUT3 在底板上 PCB 设计时 需做等长处理。
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采集板1
EXT_TRG
ADC
ADC_TRG
ZYNQ
TRG_IN TRG_OUT1
采集板2
ADC
ADC_TRG
ZYNQ
TRG_OUT2
时钟 驱动器
采集板3
ADC
ADC_TRG
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3.2.6 外部输入接口
主要包括外部输入的各类接口，以及网口接口。分别为 1 路千兆网接口、2 路信号输入接口、1 路外部时钟输入接口、1 路同步时钟输入接口、1 路外部触 发接口。如图 3-5 所示。
3.3 存储板设计
图 3-5 高速采集板外部输入接口
存储板主要用于对 AD 数据进行存储。设计用 4TB 的机械硬盘,存储带宽
超高速信号采集录波设计方案
1 关键指标
1) ADC 采样率：最大 100Msps、最小可调至 1Msps 2) ADC 分辨率：16 位 3) 录播容量：硬盘 4TB,存储带宽 200MB/s 4) 通道拓展，单板 2 路，多板扩展到 2 * N 路 5) 含外部时钟、同步信号、外部触发信号输入 6) 对外接口：千兆以太网
HDD
前面板
图 2-1 机械架构
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超高速信号采集录波器的总体示意图如图 2-2 所示
图 2-2 总体结构示意图 高速采集板外部输入接口示意图如图 2-3 所示
图 2-3 高速采集板外部输入接口示意图 图中 NET 为网线接口，IN1/IN2 分别为 AD 双通道的输入端，EXT-CLK 为 外部时钟接口，SYNC 为同步时钟接口，EXT-TRG 为外部触发接口。 2.2 系统结构框图 图 2-4 为系统组成框图
超高速信号采集录波器的外部时钟信号（ext-clk）、同步信号（sync）、外部 触发信号（ext-trg）为确保各信号同步作用于各高速采集板，通过主高速采集板
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接入，经由底板，再将信号输出至各高速采集板。具体设计框图如图 3-1、3-2、 3-3 所示。
图 3-1 ext-clk 要求：50M1_P/N、50M2_P/N 和 50M3_P/N 在底板上 PCB 设计时需做等长 处理。
后写入 SATA 硬盘中； 3) 通过以太网将记录数据上传至 PC 端； 4) 接收底板的同步触发信号，确保多通道采集的同步性。
3.2.2 采样模块
采样电路是高速采集卡模拟输入端，采样电路的稳定性直接决定了数据的稳 定性和抗干扰能力。通过 FMC 插槽，在每块高速信号采集板上，插放高性能 AD 模块，可进行双通道信号采集，采集信号的性能质量符合指标要求。
2 总体方案设计
2.1 机械架构图 本方案设计的超高速信号采集录波器主要由：高速信号采集板、底板、存储
板组成。所有功能板均采用模块化方式，其机械架构示意图如图 2-1 所示，该种 结构具有方便升级、易扩展、易更换硬盘、易安装、易维护等特点。
采采采 集集集 板板板 ③②①
底板
电源 磁盘控制器
存 储 板
3.2 高速采集板设计 高速采集板卡用于数据采集、存储、数传，其系统框图如图 3-4 所示。同时，
又分为主从采集板卡，主要区别为：主采集板卡用于接收处理从采集板卡的 AD
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数据以及同存储卡联通，主采集板卡同时接收前面板的外部接口。高速采集板由 主控芯片，AD 采样模块、存储模块、通信模块、电源模块、前面板模块组成。
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图 2-4 系统组成框图
3 硬件方案设计
如图 2-4 所示，超高速信号采集录波器主要由：底板；高速采集板，存储板 构成。 3.1 底板硬件设计
底板作为各板之间的衔接桥梁，主要为各板提供电源、为高速采集板与存 储板之间提供互联、由高速采集板所接入的外部时钟也经由底板转送至各主从采 集板。
3.1.1 时钟信号设计
3.2.1 主控芯片
高速信号采集板卡的控制芯片为 XILINX zynq-7000 系列 7030，PS 部分包括 两个 ARM9 核，主频 1GHz。PL 逻辑资源包括 1.9M 门，9.3Mb 内存。PL 可用 IO 引脚达到 163 个，PS 可用管脚为 128 个。FPGA 的功能主要有：
1) PS 做数据管理和调度。 2) 数据采集时，将采集数据送至 DDR3 SDRAM 进行缓存，存满一个批次
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3.2.3 存储模块
高速采集板卡的存储电路分 2 类：第一类是 FPGA 本身程序存储电路，QSPI FLASH。第二类是数据缓存 DDR3 SDRAM；
DDR3 硬件设计需要注意以下四点： 1) 工作电压 VDD：内核工作电源为 1.5V。 VDDQ：数据总线 I/O 接口电源为 1.5V。 VREF：SSTL_15 电平标准参考电源为 1.5V。 VDDL：DDL 电源为 1.5V。 其中，VDD、VDDQ 、VDDL 是芯片的电源引脚，VREF 是 DDR3 SDRAM 的参考电压。除 CS 和 ODT 引脚外，DDR3 SDRAM 的其他信号都来自 VREF 电 源。这几个电源必须由同一个电源芯片提供，设计采用了 TI 专用 DDR3 电源。 2) 电源滤波 去耦滤波电容必须接，使电源的纹波和噪声减低到最低，去耦滤波电容布局 时需紧靠芯片放置。 3) PCB 布局布线 DDR3 SDRAM 的数据线和地址线必须保持等长，使数据线之间的时序延迟 尽可能小。时钟线越短越好，差分信号还需确保阻抗匹配阻值控制在 100R。
3.2.4 通信模块
网口模块设计,网口芯片支持 1000M 以太网，采用 BGA 封装。工作电压分 三种，数字电压、模拟电压和控制电压。
终端接插件采用专用千兆网口座，带变压器和 LED，插入损耗最大为-1.1dB。 设计上对千兆网口进行了 ESD 保护，耐 8KV 静电电压。
3.2.5 电源模块
通过底板提供的+5V，+3.3V。高速采集板上的线性稳压器分出+1.8V，+1.0V， +1.5V，+2.5V。给 DDR 等器件供电。
ZYNQ
TRG_OUT3
底板Hale Waihona Puke Baidu
图 3-3 ext-trg 要求：TRG_OUT1、TRG_OUT2 和 TRG_OUT3 在底板上 PCB 设计时需做 等长处理。
3.1.2 电源接口设计
底板接插件电压有三种，分别为 12V 、5V 和 3.3V。12V 电源的电流最大 为 15A，5V 电源的电流最大为 30A，3.3V 电源的电流最大为 28A。设计中给每 组电压都提供双路接口和双路回路，确保系统的可靠性和稳定性。
（主）高速采集板卡
High speed acquisition borad SLAVE
S-IN1
ADC_100MHz
S-IN2
_16bit
PS
ZYNQ7030 PL
CLK
DDR3
SPI FLASH
（从）高速采集板卡
图 3-4 高速采集板卡系统框架图
ECLK SYNC TRG
IO
LVDSx10
POWER
硬盘的接口座采用 SATA 母座，便于硬盘直接接入底板。
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