基于fpga的音乐播放器的设计毕业设计说明书

毕业设计（论文）原创性声明和使用授权说明
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本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。

尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。

对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

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5.装订顺序
1）设计（论文）
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教研室（或答辩小组）及教学系意见
1引言
1.1关于EDA技术
随着科学技术的进步，电子器件和电子系统设计方法日新月异，电子设计自动化（Electronics Design Automation，EDA）技术正是适应了现代电子产品设计的要求，吸收了多学科最新成果而形成的一门新技术。

现如今掌握EDA技术是电子信息类专业的学生、工程技术人员所必备的基本能力和技能。

传统电子电路的设计，首先要对系统进行分析，然后按功能对系统进行划分，接下来就要选择特定芯片，焊接成PCB电路板，最后对成品PCB电路板进行调试。

这样的设计没有灵活性可言，搭成的系统需要的芯片种类多且数目大，而且对于电路图的设计和电路板的设计都需要很大的工作量，工作难度也很高。

然而，随着可编程器件和EDA技术的发展，传统设计的劣势被克服，采用可编程逻辑器件基于芯片的设计方法，期间的内部逻辑和引脚可以由设计者自行决定，大大提高了设计的灵活性，提高了工作效率；同时，将系统集成在一个芯片上的设计，使系统具有体积小、功耗低、可靠性高等特点。

EDA技术的发展大致经历了三个阶段：20世纪70年代的CAD（计算机辅助设计）阶段、20世纪80年代的CAE（计算机辅助工程）阶段、20世纪90年代后的EDA（电子设计自动化）阶段。

以下主要介绍第三个阶段。

EDA技术即电子设计自动化技术，它是以可编程逻辑器件(PLD)为载体，以硬件描述语言(HDL)为主要的描述方式，以EDA软件为主要的开发软件的电子设计过程。

它主要采用“自顶向下”的设计方法，设计流程主要包括：设计输入、综合、仿真、适配、下载。

EDA技术主要有以下特征：
(1)高层综合的理论和方法取得进展，从而将EDA设计层次由RT级提高到了系统级，并推出了相应的系统级综合优化工具，大大缩短了复杂ASIC的设计周期。

(2)采用硬件描述语言来描述10万门以上的设计，并形成了VHDL和Verilog-HDL两种标准硬件描述语言。

(3)采用平面规划技术对逻辑综合和物理版图设计联合管理，做到在逻辑设计综合早期阶段就考虑到物理设计信息的影响。

(4)可测性综合设计。

(5)为带有嵌入式IP核的ASIC设计提供软、硬件协同设计工具。

(6)建立并行设计工具框架结构的集成化设计环境，以适应当今ASIC规模大而复杂、数字与模拟电路并存、硬件与软件设计并存、产品上市速度快等特点。

总而言之，EDA技术的出现，给电子信息产业带来了革命性的变革。

1.2关于VHDL
VHDL是一种硬件描述语言，它可以对电子电路和系统的行为进行描述，基于这种描述，结合相关的软件工具，可以得到所期望的实际电路与系统。

使用VHDL语言描述的电路，可以进行综合和仿真。

然而，值得注意的是，尽管所有VHDL代码都是可仿真的，但并不是所有代码都能综合。

VHDL被广泛使用的基本原因在于它是一种标准语言，是与工具和工艺无关的，从而可以方便地进行移植和重用。

VHDL两个最直接的应用领域是可编程逻辑器件(PLD)和专用集成电路(ASIC)，其中可编程逻辑器件包括复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)。

关于VHDL最后要说明的是：与常规的顺序执行的计算机程序不同，VHDL 从根本上讲是并发执行的。

在VHDL中，只有在进程(PROCESS)、函数(FUNCTION)和过程(PROCEDURE)内部的语句才是顺序执行的。

1.3EDA工具
目前有多种EDA工具支持采用VHDL进行电路综合、仿真以及实现。

比较常见的是Altera公司的QuartusⅡ开发平台和Xilinx公司的ISE开发平台。

这些平台中使用的综合工具和仿真工具通常由专业的EDA厂商提供。

本次设计中所使用的平台正是QuartusⅡ7.2，它是Altera公司提供的一套集成了编译、布局布线和仿真工具在内的综合开发环境。

它能完成从代码输入到编译到仿真再到物理实现的全部设计流程。

1.4有关于本次课程设计
本次课程设计要求使用EDA工具，设计实现简易音乐演奏器，理解音名与频率的关系及数控分频原理，经过对整体进行模块化分析、编程、综合、仿真及最终下载，完整实现简易音乐器的播放功能。

我们知道，与利用单片机来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具与硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。

在后面的章节中会详细介绍利用EDA技术实现简易音乐演奏器的过程。

2 设计实现
2.1准备知识
在本次设计中采用了铃声《祝你生日快乐》作为要播放的乐曲，它的旋律如下： 5 5 |6 5 1|7 — 5 5|6 5 2|1 — 5 5|5 3 1|7 6 —|0 0 4 4|3 1 2|1 —
根据声乐知识，组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需的两个基本要素，获取这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所希望乐曲的演奏效果是本实验的关键。

表2-1为简谱中音名与频率的对应关系。

表2-1 简谱音名与频率的关系
频率点及音符与音谱对应定义如表2-2所示。

表2-2音符语音谱定义
2.2乐曲演奏电路的结构示意
本设计由四个模块组成，如图2-3所示。

图2-3 乐曲演奏电路的结构示意
2.3乐曲演奏电路的子结构
顶层结构所包含的模块分别有音调发生器(ydfsq)模块、手动\自动选择(bmux)模块、音调编码器(ydbmq)模块及数控分频器(skfpq)模块。

以下便是对各个子模块的分析。

2.3.1音调发生器模块
1.音调发生器模块的功能
在此模块中设置了一个8位二进制计数器（计数最大值为107），这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25s，恰好为当全音符设为1s时，四四拍的4分音符的持续时间。

例如，ydfsq在以下的VHDL逻辑描述中，《祝你生日快乐》乐曲的第一个音符为“5”，此音在逻辑中停留了4个时钟节拍，即为1s时间，相应地所对应“1”音符分频预置数为1409在skfpq的输入端停留了1s。

随着ydfsq中的计数器按4Hz的时钟频率做加法计数时，乐谱逐次被选取，《祝你生日快乐》乐曲就开始自然连续而且循环的演奏起来了。

2.音调发生器模块的VHDL源程序
library ieee;
use ieee.std_logic_1164.all;
entity ydfsq is
port(clk:in std_logic;
clkj:in std_logic_vector(1 downto 0);
rst:in std_logic;
toneindex:out integer range 0 to 14);
end ydfsq;
architecture bhv of ydfsq is
signal counter:integer range 0 to 107;
signal clker:std_logic;
signal count4:integer;
begin
process(clk)
begin
if clk'event and clk='1' then
if clkj="10" then
count4<=count4+1;
if count4>0 then
clker<=not clker;count4<=0;
end if;
elsif clkj="01" then
count4<=count4+1;
if count4>2 then
clker<=not clker;count4<=0;
end if;
else count4<=count4+1;
if count4>1 then
clker<=not clker;count4<=0;
end if;
end if;
end if;
end process;
process(clker,counter,rst)
begin
if rst='1' then
counter<=0;
elsif counter=107 then
counter<=0;
elsif clker'event and clker = '1' then
counter<=counter+1;
end if;
end process;
process(counter)
begin
case counter is
when 0 to 3|8 to 11|24 to 27|32 to 35|48 to 51=>toneindex<=5; when 4 to 7|28 to 31|68 to 75=>toneindex<=6;
when 16 to 23|64 to 67=>toneindex<=7;
when 12 to 15|40 to 47|60 to 63|92 to 95|100 to 107=>toneindex<=8;
when 96 to 99=>toneindex<=9;
when 56 to 59|88 to 91=>toneindex<=10;
when 84 to 87=>toneindex<=11;
when 52 to 55=>toneindex<=12;
when 76 to 83=>toneindex<=0;
when others=>NULL;
end case;
end process;
end bhv;
3.音调发生器模块的仿真图
图2-4 音调发生器模块的仿真波形图
通过仿真图可以清楚的看到，时钟clk由0开始计数，每计一次数输出toneindex的值随之发生一定的变化，只不过根据乐谱的不同，输出的变化也不尽相同。

然后把输出toneindex输入到音调编码器模块，进行下一步编码工作。

于是，由仿真图印证了ydfsq模块逐次选取音符的功能。

2.3.2手动\自动选择模块
1.手动\自动选择模块的功能
根据设计的要求，该简易乐曲演奏器能实现手动或自动演奏乐曲的功能。

于是，可通过一个按键cs来进行自动与手动的选择，当cs按下时，乐曲自动演奏，其他情况下均为手动演奏乐曲，即可以通过按下其他的按键（与cs相连的按键除外）来控制不同的音符。

与此同时，还需要一个复位信号rst来控制该演奏器是否工作，当rst为1时，停止演奏，为0时，可以演奏。

以上提到的手动与自动的选择只能在rst为0时有效。

2.手动\自动选择模块的VHDL源程序
library ieee;
use ieee.std_logic_1164.all;
entity bmux is
port(d1:in integer range 0 to 14;
d2:in integer range 0 to 14;
cs,rst:in std_logic;
q:out integer range 0 to 14);
end bmux;
architecture bhv of bmux is
begin
process(cs,rst)
begin
if rst='1'then
q<=0;
else
case cs is
when '0'=>q<=d1;
when '1'=>q<=d2;
when others=>q<=d1;
end case;
end if;
end process;
end bhv;
3.手动\自动选择模块的仿真图
图2-5手动\自动选择模块的仿真波形图
此仿真图中输入cs代表手动\自动演奏的选择端，输入rst代表整体复位端，输入d1、d2分别代表手动和自动要演奏的音符，输出q代表经过选择后，要演奏的或是手动输入或是自动输入的音符。

由此仿真图可清楚的看到当rst=1时，不论选择的是手动还是自动，输出都为零，达到了整体复位的功能；当rst=0且cs=1时，自动演奏乐曲，因为q与d2的值相同；当rst=0且cs=0时，手动演奏乐曲，因为这时的q与d1的值相同，从而也达到了演奏方式选择的功能。

2.3.3音调编码器模块
1.音调编码器模块的功能
此模块的功能首先是为skfpq提供决定所发音符的分频预置数，而此数在skfpq输入端口停留的时间即为此音符的节拍值。

ydbmq模块是乐曲简谱码对应的分频预置数查表电路，其中设置了《祝你生日快乐》乐曲全部音符所对应的分频预置数，共9个，每一音符的停留时间由音乐节拍和音调发生器模块ydfsq的clk输入频率决定，在此为4Hz。

这9个值的输出由对应于ydbmq的4位输入值index[3..0]来确定。

与此同时，code[3..0]和code1[3..0]这两个输出接2个数码管分别显示乐曲音符的高、中、低音（“0”代表低音，“1”代表中音，“2”代表高音）和乐曲演奏的音符（高、中、低1～7音符）。

2.音调编码器模块的VHDL源程序
library ieee;
use ieee.std_logic_1164.all;
entity ydbmq is
port(index:in integer range 0 to 14;
code:out integer range 0 to 15;
code1:out integer range 0 to 15;
tone:out integer range 0 to 2047);
end ydbmq;
architecture bhv of ydbmq is
begin
process(index)
begin
case index is
when 0=>tone<=2047;code<=0;code1<=0;
when 1=>tone<=1091;code<=1;code1<=1;
when 2=>tone<=1195;code<=2;code1<=1;
when 3=>tone<=1288;code<=3;code1<=1;
when 4=>tone<=1331;code<=4;code1<=1;
when 5=>tone<=1409;code<=5;code1<=1;
when 6=>tone<=1479;code<=6;code1<=1;
when 7=>tone<=1541;code<=7;code1<=1;
when 8=>tone<=1569;code<=1;code1<=2;
when 9=>tone<=1621;code<=2;code1<=2;
when 10=>tone<=1668;code<=3;code1<=2;
when 11=>tone<=1689;code<=4;code1<=2;
when 12=>tone<=1728;code<=5;code1<=2;
when 13=>tone<=1763;code<=6;code1<=2;
when 14=>tone<=1794;code<=7;code1<=2;
when others=>NULL;
end case;
end process;
end bhv;
3.音调编码器模块的仿真图
图2-6 音调编码器模块的仿真波形图
在此仿真图中从上到下依次代表输出code、输出code1、输入index和输出tone。

通过此仿真图能清楚的看到当音符分别为3、5、8、13、0时，它们所对应的分频预置数tone分别是1288、1409、1569、1763、2047；所对应的音谱code 分别是3、5、1、6、0；所对应的高中低音code1又分别是1（中）、1（中）、2（高）、2（高）、0（低）。

其中code、code1能分别在两个数码管上显示，而tone 则输入到数控分频模块作为分频的依据。

于是，由仿真图印证了音调编码模块传送预置数及显示功能。

2.3.4数控分频器模块
1.数控分频器模块的功能
该模块的clk端输入一个具有较高频率（本实验为12MHz）的信号，通过skfpq分频后由spkout输出。

由于直接从数控分频器中出来的输出信号是脉宽极窄的脉冲信号，为了便于驱动喇叭，需另加一个D触发器均衡其占空比，也即作二分频处理。

skfpq对clk输入信号的分频比由11位预置数tone[10..0]决定。

spkout的输出频率将决定每一音符的音调，这样分频计数器的预置数tone[10..0]与spkout的输出频率就有了对应关系。

例如在ydbmq模块中取tone[10..0]=1479，作为发音符为“6”音的信号频率。

2.数控分频器模块的VHDL源程序
library ieee;
use ieee.std_logic_1164.all;
entity skfpq is
port(clk:in std_logic;
tone:in integer range 0 to 2047;
spks:out std_logic);
end skfpq;
architecture bhv of skfpq is
signal preclk:std_logic;
signal fullspks:std_logic;
begin
process(clk)
variable count4:integer range 0 to 14; begin
preclk<='0';
if count4>11 then
preclk<='1';count4:=0;
elsif clk'event and clk='1' then
count4:=count4+1;
end if;
end process;
process(preclk,tone)
variable count11:integer range 0 to 2047; begin
if preclk'event and preclk='1'then
if count11=2047 then
count11:=tone;fullspks<='1';
else
count11:=count11+1;fullspks<='0';
end if;
end if;
end process;
process(fullspks)
variable count2:std_logic;
begin
if fullspks'event and fullspks='1' then count2:=not count2;
if count2='1'then
spks<='1';
else
spks<='0';
end if;
end if;
end process;
end;
3.数控分频器模块的仿真图
图2-7 数控分频器模块的仿真波形图
在此仿真图中，输入clk是一个频率较大的时钟信号，输入tone代表着某个音符的分频预置数，输出spks则代表将输入clk先经过12次分频，再经过（预置数终值2048-tone）次分频，最终在进行二分频处理后的信号，而这个信号的频率就是我们需要演奏的音谱的频率，根据频率的不同，从而能通过喇叭听到不同的声音，这就是我们一直想要演奏的乐曲了！
2.4顶层文件
2.4.1顶层音乐演奏器源程序
library ieee;
use ieee.std_logic_1164.all;
entity yyyzq is
port(clk1,clk2,cs,rst:in std_logic;
d1:in integer range 0 to 14;
clkj:in std_logic_vector(1 downto 0);
code,code1:out integer range 0 to 15;
spks:out std_logic);
end yyyzq;
architecture bhv of yyyzq is
signal x,y:integer range 0 to 14;
signal z:integer range 0 to 2047;
component ydfsq is
port(clk:in std_logic;
rst:in std_logic;
clkj:in std_logic_vector(1 downto 0);
toneindex:out integer range 0 to 14);
end component;
component bmux is
port(d1:in integer range 0 to 14;
d2:in integer range 0 to 14;
cs,rst:in std_logic;
q:out integer range 0 to 14);
end component;
component ydbmq is
port(index:in integer range 0 to 14;
code:out integer range 0 to 15;
code1:out integer range 0 to 15;
tone:out integer range 0 to 2047);
end component;
component skfpq is
port(clk:in std_logic;
tone:in integer range 0 to 2047;
spks:out std_logic);
end component;
begin
u1:ydfsq port map(clk=>clk1,clkj=>clkj,toneindex=>x,rst=>rst);
u2:bmux port map(d1=>d1,d2=>x,cs=>cs,rst=>rst,q=>y);
u3:ydbmq port map(index=>y,code=>code,code1=>code1,tone=>z);
u4:skfpq port map(clk=>clk2,tone=>z,spks=>spks);
end bhv;
2.4.2顶层音乐演奏器原理图
经过了各个子模块的分析与验证后，我们只需将各个子模块之间的输入输出端、子模块与整体电路之间的输入输出端进行正确的硬件连接就得到了顶层音乐演奏器的原理图，如图2-8所示：
图2-8 乐曲演奏电路的顶层原理图
2.4.3顶层程序仿真波形图
图2-9 顶层程序的仿真波形图
首先，介绍一下总体程序中各个引脚的作用及硬件连接情况：输入clk1是一个频率较小的时钟信号，在进行硬件下载时它与实验箱上clock0模块的16Hz 频率相连，它决定着乐曲演奏的快慢；输入clk2是一个频率较大的时钟信号，因为要对它进行多次不同的分频，下载时它与实验箱上clock9模块的12MHz频率相连；输入d1[3..0]是当手动演奏时自己确定的音符，下载时它与实验箱上的按键6、5、4、3相连；输入rst和cs分别是整体复位端和演奏方式选择端，它们分别与实验箱上的按键2、1相连；输出code和code1分别用来显示音谱与高中低音，它们分别与实验箱上的数码管1和2相连（提示：选择工作模式为模式5）；输出spks要与实验箱上的喇叭相连，用来发出声音。

其次，顶层电路的仿真波形图是否正确依赖于各个子模块的功能是否完善，同时顶层电路的功能实现又验证了各个子模块的正确性，二者相互依存。

3 结论
(1) 本次简易乐曲演奏器的设计经过了整体分析、模块化分析、整体与模块的仿真分析这样三个步骤，硬件实现了整体复位、按键选择演奏方式、循环演奏以及数码管显示乐谱的功能。

(2) 在做数控分频器模块的仿真时一定要处理好时序问题。

(3) 本次设计可以说达到了设计要求，但尚有需要改进的地方。

随着乐谱的复杂程度加大，如果依然在音调发生器的程序中通过时钟计数来决定音符的输出，会加大编程的繁杂度，这时一个很好的解决办法就是把将要演奏的乐谱存放在人为开辟的存储空间里，这样只需要在相应地址中读出音符即可。

谢辞
本学期最后两周我们07电信本2班做的是基于EDA的音乐演奏器的课程设计。

两周的课程设计已经接近尾声，这是我们本学期最后的一次课设，首先要感谢我们的学校领导为我们提供了多次动手锻炼的机会，增强了我们的实践能力。

这次
课程设计，不仅使我更加熟悉了VHDL语言、QuartusⅡ软件，而且真正体会到了“实践出真知”这句话的真谛。

在这三次的课设进程中，永久不变的是各位指导老师的悉心教导，耐心指教。

尤其在本次设计中，郭老师给了我及时的帮助，让我茅塞顿开、受益匪浅，在此对两位老师表示深深的谢意。

最后，课程设计虽然是个人探索研究取得进步的过程，但依然离不开同学之间的相互探讨与帮助，集体的思维是开阔的，集体的智慧是无限的，再难的课题也会被集体的力量所攻破。

因此我还要向那些给我提供帮助的同学们表示感谢。

参考文献
[1] 张顺兴.数字电路与系统设计.第1版.南京：东南大学出版社,2004
[2] 王玉秀.电工电子基础实验.第1版.南京：东南大学出版社,2006
[3] 孙肖子.模拟电子技术基础.第1版.西安：西安电子科技大学出版社,2001.1
[4] 谢自美.电子线路设计•实验•测试.第2版.武昌：华中科技大学出版社,2000.7
[5] 张豫滇.电子电路课程设计.第1版.南京：河海大学出版社,2005.8
[6] 沈明山.EDA技术及可编程器件应用实训,科学出版社,2004.6（4）:318-326
[7] 刘婷婷,李军.电子设计自动化（EDA）.北京师范大学出版社，2007，9（2）:250-257
[8] 赵明富,李立军.EDA技术基础,北京大学出版社,2007.5（5）:221-224
附录Ⅰ模式5电路图
附录Ⅱ引脚锁定表
目录
1引言 (1)
1.1关于EDA技术 (2)
1.2关于VHDL (3)
1.3EDA工具 (3)
1.4有关于本次课程设计 (3)
2 设计实现 (4)
2.1准备知识 (4)
2.2乐曲演奏电路的结构示意 (4)
2.3乐曲演奏电路的子结构 (5)
2.3.1音调发生器模块 (5)
2.3.2手动\自动选择模块 (7)
2.3.3音调编码器模块 (8)
2.3.4数控分频器模块 (10)
2.4顶层文件 (12)
2.4.1顶层音乐演奏器源程序 (12)
2.4.2顶层音乐演奏器原理图 (13)
2.4.3顶层程序仿真波形图 (14)
3 结论 (14)
谢辞................................................................................................... 错误！未定义书签。

参考文献 (16)
附录Ⅰ模式5电路图 (17)
附录Ⅱ引脚锁定表 (18)
毕业设计（论文）原创性声明和使用授权说明
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本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。

尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。

对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

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除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。

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涉密论文按学校规定处理。

作者签名：日期：年月日
导师签名：日期：年月日
指导教师评阅书
评阅教师评阅书
毕业设计说明书
教研室（或答辩小组）及教学系意见
学位论文原创性声明
本人郑重声明：所呈交的学位论文，是本人在导师的指导下进行的研究工作所取得的成果。

尽我所知，除文中已经特别注明引用的内容和致谢的地方外，本论文不包含任何其他个人或集体已经发表或撰写过的研究成果。

对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式注明并表示感谢。

本人完全意识到本声明的法律结果由本人承担。

学位论文作者（本人签名）：年月日
学位论文出版授权书
本人及导师完全同意《中国博士学位论文全文数据库出版章程》、《中国优秀硕士学位论文全文数据库出版章程》(以下简称“章程”)，愿意将本人的学位论文提交“中国学术期刊（光盘版）电子杂志社”在《中国博士学位论文全文数据库》、《中国优秀硕士学位论文全文数据库》中全文发表和以电子、网络形式公开出版，并同意编入CNKI《中国知识资源总库》，在《中国博硕士学位论文评价数据库》中使用和在互联网上传播，同意按“章程”规定享受相关权益。

论文密级：
□公开□保密（___年__月至__年__月）(保密的学位论文在解密后应遵守此协议)
作者签名：_______ 导师签名：_______
_______年_____月_____日_______年_____月_____日。