微型计算机原理(第二版)第6章
chap6微机原理与接口技术第六章——I、O接口和总线
第六章I/O接口和总线本章介绍1.I/O接口I/O接口的功能简单的输入输出接口芯片I/O端口及其寻址方式CPU与外设间的数据传送方式 PC机的I/O地址分配2.总线IBM PC总线AT总线或ISA总线6-1、I/O接口一．I/O接口的功能1.采用I/O接口的必要性计算机和外设之间的信息交换带来一些问题：速度不匹配信号电平不匹配信号格式不匹配时序不匹配因此I/O设备不能直接与CPU的系统总线相连，必须在CPU与外设之间设置专门的接口电路来解决这些问题。
可编程输入输出接口芯片随着大规模集成电路技术的发展，出现了许多通用的可编程接口芯片，可用它们来方便地构成接口电路。
后面几章将介绍常见的可编程I/O接口芯片的原理、编程方法及与CPU的连接方法。
可编程中断控制器8259A可编程计数器/定时器8253可编程外围接口芯片8255A串行通信和可编程接口芯片8253AA/D和D/A转换芯片。
本章介绍最常用的简单I/O接口芯片,主要有缓冲器(Buffer)和锁存器(Latch)。
二、简单的输入输出接口芯片1.缓冲器74LS244和74LS245连接在总线上的缓冲器都具有三态输出能力。
在CPU或I/O接口电路需要输入输出数据时，在它的使能控制端EN（或G）作用一个低电平脉冲，使它的内部的各缓冲单元接通，即处在输出0或1的透明状态。
数据被送上总线。
当使能脉冲撤除后，它处于高阻态。
这时，各缓冲单元像一个断开的开关，等于将它所连接的电路从总线脱开。
74LS244和74LS245就是最常用的数据缓冲器。
除缓冲作用外，它们还能提高总线的驱动能力。
8个三态缓冲单元，分成两组，分别由门控信号为低电平时，数据传送；高电平时，输出高阻态。
单向缓冲器，只能从端。
OE 2.锁存器74LS3731. I/O端口1.数据端口（Data Port）用来存放CPU与外设之间交换的数据，长度一般为1-2个字节，主要起缓冲作用。
2.状态端口（Status Port）用来指示外设的当前状态。
微型计算机技术课后答案第六章-第八章
6.1 分类说明8086CPU有哪几种中断？答：8086CPU中断源可分为内部中断和外部中断，内部中断有溢出中断、除法出错中断、INTn指令中断、断点中断、单步（陷阱）中断；外部中断有可屏蔽中断INTR\不可屏蔽中断NMI。
6.2 简述 8086可屏蔽中断的响应过程。
可屏蔽中断INTR接受来自普通外设的中断请求信号（一般使用可编程中断控制器8059A来管理此类外设的中断请求），当该信号线有效时，CPU将根据中断允许标志IF的状态来决定是否响应。
如果IF=0，则表示INTR线上中断被屏蔽或禁止，CPU将不理会该中断请求而处理下一条指令。
由于CPU并不锁存INTR信号，INTR信号必须保持有效状态，直到接受到响应信号或撤销请求为止。
如果IF=1，则表示INTR线上的中断开放，CPU在完成现在正在执行的指令后，识别该中断请求，并进行中断处理。
6.5 中断应答时序如图6.2所示，说明前后两个INTA周期的任务。
第一个INTA表示对中断请求的响应，用于通知中断请求设备，第二个INTA用于将中断类型号送数据总线的低8位上。
期间LOCK信号用于保证在中断响应过程中不会被其他CPU占用总线而导致中断响应失败。
6.9 某外设中断类型号为10H，它的中断服务程序的入口地址为1020H：3FC9H，求其向量地址并具体描述中断向量的各字节在存储器中的存储情况。
解：向量地址：10H*4=40H[0040H]、[0041H]、[0042H]、[0043H]依次存放C9H、3FH、20H、10H6.10 某外设的中断服务子程序名称为INT_PROC，其中断类型号为18H，试编写一程序段将该外设的中断向量装入到中断向量表中。
解：向量地址：18H*4=60HPUSH DSMOV AX，0MOV DS，AXMOV WORD PTR [0060H]，OFFSET INT_PROCMOV WORD PTR [0062H]，SEG INT_PROCPOP DSHLT7.2 简述CPU与外围设备交换信息的过程。
微机第6章并行通信和串行通信
(3)异步传送：5~8位/字符，时钟速率为通信波 特率的1、16或64倍
(4)可自动产生、检测和处理终止字符， 可产生1、1.5或2位的停止位
(5)波特率在同步方式时为0～64Kbps， 异步方式时为0～19.2Kbps
(6)全双工、双缓冲器发送器和接收器
3. 信号传输方式（续）
常用的调制方式有三种： 调幅、调频和调相，分别如下图所示。
4. 调制解调器
• 调制（Modulating）
– 把数字信号转换为电话线路传送的模拟信号
• 解调（Demodulating）
– 将电话线路的模拟信号转换为数字信号
• 调制解调器MODEM
– 具有调制和解调功能的器件合制在一个装置
与并行相比串行通信的特点
将数据分解成二进制位用一条信号线， 既传送数据信息，又传送控制信息
要求数据格式固定，分为异步和同步数 据格式
串行通信中对信号的逻辑定义与TTL不 兼容，需进行逻辑关系和逻辑电平转换
串行传送信息的速率需要控制，要求双 方约定通信传输的波特率
6.4 可编程并行通信接口芯片8255A
3．端口C的使用较特殊，除工作在方式0作为数据端 口之外，当工作在方式1和方式2时，它的大部分 引脚被用作联络信号，端口C还可以进行按位置位 /复位操作
二．8255A的编程结构
8255A由以下几部分组成：见图 1．三个数据端口A，B，C 这三个端口均可看作是I/O 口，但它们的结构和功能也 稍有不同。 A口：是一个独立的8位I/O 口，它的内部有对数据
字符速率与波特率两者关系
字符速率：每秒钟传输的字符数。 波特率：指单位时间内传送二进制数据的 位数。单位为：b/s
微型计算机原理作业第六章 习题与思考题
第六章习题与思考题典型例题解析例6-1 试述PC微机中断系统的分类与特点。
答：PC微机系统中断包括硬件（外部）中断和软件（内部）中断两大类。
硬件中断包括不可屏蔽中断NMI和可屏蔽中断INTR。
它们都由外部硬件产生。
软件中断包括软件中断INT nH和CPU内部特殊中断，它们由内部中断指令或执行程序过程中出现异常产生的。
软件中断又有DOS中断和BIOS中断之分。
硬件中断的特点是：（1）硬中断是外部事件而引起的中断，因此，硬件中断具有随机性和突发性。
（2）在硬件中断响应周期，CPU需要发中断回答信号(非屏蔽硬件中断不发中断回答信号)。
（3）硬件中断的中断号由中断控制器提供(非屏蔽硬件中断的中断号由系统指定为02H)（4）硬件中断一般是可屏蔽的(非屏蔽硬件中断是不可屏蔽的)。
软件中断的特点是：（1）软件中断是执行中断指令而产生的，无需外部施加中断请求信号。
在程序需要调用某个中断服务程序时，只要安排一条相应中断指令，就可转去执行所需要的中断程序，因此，中断的发生不是随机的，而是由程序安排好的。
（2）在软件中断响应周期，CPU不需要发中断回答信号。
（3）软件中断的中断类型号是在指令中直接给出，因此，不需要使用中断控制器。
（4）软件中断是不可屏蔽的。
例6-2 试述可编程控制器8259A的作用。
答：可编程控制器8259A在协助CPU处理中断事务中所起的作用主要是：（1）接受和扩充外部设备的中断请求。
外设的中断请求，并非直接送到CPU，而是通过8259A接受进来，再由它向CPU提出中断请求。
一片8259A可授受8个中断请求，经过级联可扩展到8片8259A，能接受64个中断请求。
（2）进行中断优先级排队。
外设的中断优先级排队，并不是CPU安排，而是由8259A安排的。
即由8259A中断请求输入引脚（IR）的编号决定的。
连到IR0上的外设中断优先级最高，连到IR7上的外设中断优先级最低。
（3）向CPU提供中断类型号。
微型计算机控制 第6章 数字滤波技术
6 .1 .7
复合数字滤波
这种滤波方法的原理可由下式表示。 若 X(1)≤X(2)≤…≤X(N), 3≤ N≤14
则
X (2) X (3) X ( N 1) Y (k )
N 2
1 N 1 X (i ) (6-10) N 2 i 2
式(6-10)也称作防脉冲干扰的平均值滤波,它的程序设计方 法读者可根据以前的知识自行设计。 此外，也可采用双重滤波的方法，即把采样值经过低通滤波后， 再经过一次高通滤波，这样，结果更接近理想值，这实际上相 当于多级RC滤波器。
微机控制技术
6．1．8
各种数字滤波性能的比较
以上介绍了七种数字滤波方法，读者可根据需要 设计出更多的数字滤波程序。每种滤波程序都有其各 自的特点，可根据具体的测量参数进行合理的选用。
微机控制技术
6．1．8
各种数字滤波性能的比较
1. 滤波效果 （1）变化比较慢的参数，如温度，用程序判断滤波及 一阶滞后滤波方法。 （2）变化比较快的脉冲参数，如压力、流量等，则可 选择算术平均和加权平均滤波法，特别是加权平均 滤波法更好。 （3）要求比较高的系统，需要用复合滤波法。 （4）在算术平均滤波和加权平均滤波中，其滤波效果 与所选择的采样次数N有关。N越大，则滤波效果越 好，但花费的时间也愈长。 （5）高通及低通滤波程序是比较特殊的滤波程序，使 用时一定要根据其特点选用。
C
i0
n 1
i
1
微机控制技术
6．1．4
加权平均值滤波
式中C0、Cl、…、Cn-1为各次采样值的系数，它体现 了各次采样值在平均值中所占的比例，可根据具体情况 决定。一般采样次数愈靠后，取的比例愈大，这样可增 加新的采样值在平均值中的比例。这种滤波方法可以根 据需要突出信号的某一部分，抑制信号的另一部分。
郑学坚《微型计算机原理及应用》笔记和课后习题详解-第6章 PC的总线及整体机构【圣才出品】
第6章 PC的总线及整体机构6.1 复习笔记一、总线概述1．总线分类按在微机系统的不同层次和位置，总线可分为内部总线与CPU总线、局部总线和输入输出接口总线3类。
（1）内部总线与CPU总线①内部总线是处于微处理器芯片内部的总线，是用来连接片内运算器、控制器、寄存器等各功能部件的信息通路。
内部总线的对外引线就是CPU总线。
②CPU总线用来实现CPU与主板上的存储器、芯片组、输入输出接口等的信息传输。
③根据使用功能CPU总线又被分为地址总线、数据总线和控制总线。
局部总线和输入输出接口总线都源自CPU内部和外部的地址总线、数据总线和控制总线。
（2）局部总线局部总线是在印刷电路板上连接主板上各个主要部件的公共通路，微机主板上并排的多个插槽就是局部总线扩展槽。
（3）输入输出接口总线输入输出接口总线又称为通信总线，它用于微型计算机系统与系统之间，微型计算机系统与外部设备，如打印机、磁盘设备或微型计算机系统与仪器仪表之间的通信通道。
2．总线操作（1）Pentium微处理机系统中的各种操作，包括存储器的读操作和写操作以及输入操作和输出操作，本质上都是通过总线进行的信息交换，统称为总线操作。
（2）在同一时刻，总线上只能允许一对主控设备（master）和从属设备（slave）进行信息交换。
一对主控设备和从属设备之间一次完成的信息交换，通常称为一个数据传送周期或一个总线操作周期。
二、局部总线1．ISA局部总线ISA总线是在原PC/XT总线的基础上经过扩充修改而成的，原PC/XT总线的信号线均不改变，在原62线的基础上再增加36根信号线，ISA总线的信号线共98根。
2．PCI局部总线PCI局部总线的时钟频率为系统主板时钟频率的1/2，是ISA总线的4倍。
PCI扩展总线最突出的特点是实现了外部设备自动配置功能，按PCI总线规范设计的设备连入系统后能实现自动配置I/O端口寄存器地址、存储器缓存区、中断资源与自动检测诊断等操作。
微型计算机原理与接口技术(何宏)章 (6)
第6章 输入/输出接口技术
2．端口编址方式 既然端口可被微处理器访问，如同存储单元，那么每个端口 也存在着编址的方式问题。在当今流行的各类微机中，对I/O接口 的端口编址有两种办法，即端口统一编址和端口独立编址。用 Motorola公司的微处理器，如6800、68000系列构成的微型机采用 前一种方法；而用Zilog和Intel 公司的微处理器，如Z-80、Z800、8086/8088、80286、80386、80486、Pentium等系列构成的 微型机都采用后一种方法。
期(WR为低电平时)呈现在数据总线上，这样短的时间用于向低速 外围设备传送是不可能的，因此，要在接口电路中设置数据锁存 器，将CPU输出的信息先放在锁存器中锁存，再由外设进行处理， 以解决双方的速度匹配问题。
第6章 输入/输出接口技术
2．缓冲隔离功能 CPU与外设的信息交换是通过CPU的数据总线完成的，系统不 允许外设长期占用数据总线，而仅允许被选中的设备在读周期(或 写周期)占用数据总线。通过接口电路，就可以实现外围设备信息 在CPU允许期内传递到CPU数据总线上，其他时间对CPU总线呈高阻 状态，这样，设备之间可互不干扰。一般在接口电路中设置输入 三态缓冲器满足上述要求。 3．转换功能 通过接口电路，可以实现模拟量与数字量之间的转换。若外 设电平幅度不符合CPU要求，则通过接口电路进行电平匹配，也可 以实现串行数据与并行数据的转换。
息、状态信息和控制信息3种类型。 1．数据信息 CPU和外围设备交换的基本信息就是数据，数据通常为8位或
16位。数据信息大致分为以下3种类型。 (1) 数字量。数字量是指由键盘、磁盘、扫描仪等输入设备
读入的信息，或者主机发送给打印机、磁盘、显示器、绘图仪等 输出设备的信息，它们是二进制形式的数据或是以ASCII码表示的 数据及字符，通常为8位。
精品课件-微型计算机原理及应用(第二版)-第6章
第6章 现代微机系统的主机板
1) 主时钟频率和CPU工作频率 首先强调的是，主时钟频率和CPU工作频率不是同一概念。 图6.3时钟发生器输出一路信号同时加入CPU和北桥。这个时 钟信号称为主时钟(Host Clock，不是Main Clock)信号。而 CPU的工作频率有很多称法，如CPU的时钟速率(Clock Rate， Clock Speed)、CPU的时钟频率(Clock Frequency，不称时钟 信号频率)、CPU工作频率(Operating Frequency)或者就简称 CPU频率(CPU Frequency)。CPU的工作频率之所以与外加时钟 信号频率不同，是因为CPU内有个锁相环电路组成的倍频器， 而且倍频系数是在芯片出厂前经过测试确定和设定的。倍频系 数高达24，在主时钟信号频率为100 MHz时CPU的工作频率可 高达2.4 GHz。
第6章 现代微机系统的主机板
2) 主时钟频率和FSB(前端总线)频率(FSB Frequency) FSB频率是指CPU与北桥之间传输数据时的速率。 它与主 时钟信号的频率也可能不同，是因为主时钟信号的一个周期时 间内可能传输多位数据，例如4位。这就可以称FSB频率是主 时钟频率的4倍。 表6.1给出三个型号的CPU可以运行的主时钟信号频率、 FSB频率和内部工作频率的关系。
第6章 现代微机系统的主机板
2) 状态和控制 传输信息双方总需要互相提供联络(常称为“握手”)信号。 状态信号属于联络信号，主要信号包括：要传送的数据是否准 备好；数据线是否忙碌；Cache操作是否命中，信息在Cache 中是否经过修改而要重新写回主存；还有一个3位组合提供8种 状态响应。
第6章 现代微机系统的主机板
第6章 现代微机系统的主机板
(3) 高速显示器总线和插槽。这里的高速显示器是指如 同电视机那样面向高速三维动画显示的显示器，要求总线的传 输速率(视频带宽)很高。所以该总线由北桥控制形成。这种总 线有两种标准：AGP(Accelerated Graphics Port)标准和PCI express标准。
微型计算机原理 第六章 存储器
3、存储器带宽 单位时间里存储器所存取的信息量，位/秒
4、功耗
半导体存储器的功耗包括“维持功耗”和“操作功耗”。 与计算机的电源容量和机箱内的散热有直接的联系 保证速度的情况下，减小功耗
5、可靠性 可靠性一般是指存储器（焊接、插件板的接触、存储器模块的复杂性）抗外界电磁场、温度等因变化干扰的能力。在出厂时经过全
28系列的E2PROM
① +5V供电，维持电流60mA，最大工作电流160mA ② 读出时间250ns ③ 28引脚 DIP封装 ④ 页写入与查询的做法： 当用户启动写入后，应以（3至20）微秒/B的速度，连续向有关地 址写入16个字节的数据，其中，页内字节由A3至A0确定，页地址 由A12至A4确定，整个芯片有512个页，页加载 如果芯片在规定的20微秒的窗口时间内，用户不再进行写入，则芯 片将会自动把页缓冲器内的数据转存到指定的存储单元，这个过程 称为页存储，在页存储期间芯片将不再接收外部数据。CPU可以通 过读出最后一个字节来查询写入是否完成，若读出数据的最高位与 写入前相反，说明写入还没完成，否则，写入已经完成。
3）R/W（Read/Write）读/写控制引线端。
4）WE写开放引线端，低电平有效时，数据总线上的数据被写入 被寻址的单元。 4、三态双向缓冲器 使组成半导体RAM的各个存储芯片很方便地与系统数据总线相
连接。
6.2.2 静态RAM
1、静态基本存储单元电路
基本单元电路多为静态存储器半导体双稳态触发器结构， NMOS\COMS\TTL\ECL等制造工艺而成。 NMOS工艺制作的静态RAM具有集成度高、功耗价格便宜等优点，
6.2.4
RAM存储容量的扩展方法
1、位扩展方式：16Kx1扩充为16Kx8
第6章微机原理课件
态仍能保持。如要写“0”， I/O线线为“1”，I/O线为“0”，这
使V1导通，V2截止。只要不掉电，这个状态会一直保持，除非 重新写入一个新的数据。对所存的内容读出时，仍需地址译码
器的某一输出线送出高电平到V5、V6管栅极，即此存储单元被
选中，此时V5、V6导通。于是，V1、V2管的状态被分别送至I/O 线、 I/O线，这样就读取了所保存的信息。显然，存储的信息
图6.2 六个MOS管组成的静态RAM存储电路
第6章 主 存 储 器
若V1截止，则A点为高电平，它使V2导通，于是B点 为低电平，这又保证了V1的截止。同样，V1导通而V2截止，
这是另一个稳定状态。因此，可用V1管的两种状态表示
“1”或“0”。由此可知，静态RAM保存信息的特点是和 这个双稳态触发器的稳定状态密切相关的。显然，仅仅能
2013年6月8日星期六
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第6章 主 存 储 器
2) 可编程ROM 可编程ROM简称PROM(Programable ROM)。PROM由 厂家生产出的“空白”存储器，根据用户需要，利用特殊方法 写入程序和数据，即对存储器进行编程。但只能写入一次，写 入后信息是固定的，不能更改。它PROM类似于掩膜ROM， 适合于批量使用。
第6章 主 存 储 器
第6章 主 存 储 器
6.1 概述 6.2 随机存储器(RAM) 6.3 只读存储器(ROM) 6.4 CPU与存储器的连接 6.5 IBM-PC/XT中的存储器
6.6 扩展存储器及其管理
习题6
第6章第1页共120页
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第6章 主 存 储 器
6.1 概
6.1.1 存储器的一般概念和分类
2013年6月8日星期六
微型计算机原理与接口技术第六章课后答案pdf
第六章1. CPU与外设交换数据时，为什么要通过I/O接口进行？I/O接口电路有哪些主要功能？答：CPU和外设之间的信息交换存在以下一些问题：速度不匹配；信号电平不匹配；信号格式不匹配；时序不匹配。
I/O接口电路是专门为解决CPU与外设之间的不匹配、不能协调工作而设置的，处于总线和外设之间，一般应具有以下基本功能：⑴设置数据缓冲以解决两者速度差异所带来的不协调问题；⑵设置信号电平转换电路，来实现电平转换。
⑶设置信息转换逻辑，如模拟量必须经 A/D变换成数字量后，才能送到计算机去处理，而计算机送出的数字信号也必须经D/A变成模拟信号后，才能驱动某些外设工作。
⑷设置时序控制电路；⑸提供地址译码电路。
2. 在微机系统中，缓冲器和锁存器各起什么作用？答：缓冲器多用在总线上，可提高总线驱动能力、隔离前后级起到缓冲作用，缓冲器多半有三态输出功能。
锁存器具有暂存数据的能力，能在数据传输过程中将数据锁住，然后在此后的任何时刻，在输出控制信号的作用下将数据传送出去。
3. 什么叫I/O端口？一般的接口电路中可以设置哪些端口？计算机对I/O端口编址时采用哪两种方法？在8086/8088CPU中一般采用哪些编址方法？答：在CPU与外设通信时，传送的信息主要包括数据信息、状态信息和控制信息。
在接口电路中，这些信息分别进入不同的寄存器，通常将这些寄存器和它们的控制逻辑统称为I/O 端口。
一般的接口电路中可以设置数据端口、状态端口和命令端口。
计算机对I/O端口编址时采用两种方法：存储器映像寻址方式、I/O单独编址方式。
在8086/8088CPU中一般采用I/O单独编址方式。
4. CPU与外设间传送数据主要有哪几种方式？答：CPU与外设间的数据传送方式主要有：程序控制方式、中断方式、DMA方式。
程序控制传送方式：CPU与外设之间的数据传送是在程序控制下完成的。
⑴无条件传送方式：也称为同步传送方式，主要用于对简单外设进行操作，或者外设的定时是固定的或已知的场合。
微机原理第6章 8086或8088微机系统的功能组件
6.3 中断控制器Intel 8259A 6.3.1 概述
6.3.2 Intel 8259A的功能
6.3.3 8259A的结构 6.3.4 8259A芯片的工作方式
6.3.5 8259A在IBM PC/XT机的外部中断系统
中的应用
6.4 可编程DMA控制器DMAC 8237A 6.4.1 概述 6.4.2 DMA控制器8237A
CLK0 GATE0 OUT0
数
读写 控制逻辑
据 总 线
计数器 1
CLK1 GATE1 OUT1 CLK2 GATE2 OUT2
计数器 2
6.2 可编程定时/计数器 8253/8254
6.2.3 8253的工作方式
根据对工作方式寄存器中控制字M2、M1和M0的不同 设置，8253可以工作于6种不同的工作方式。表6.2列出了 8253 不同工作模式下效果。
6.2 可编程定时/计数器 8253/8254
表6.2 8253 不同工作模式下效果
工作方式 0 1 2 3 工作效果 OUT的输出
计数器初值装 载特征
重装载
GATE的作用 低或变为低 禁止计数 — ①禁止计数 ②立即使输出为高 ①禁止计数 ②立即使输出为高 禁止计数 — 上升沿 — 高电平 允许计数 — 允许计数 允许计数
6.2 可编程定时/计数器 8253/8254
8253 的内部结构逻辑见图 6.3 。它主要由 4 个基本的
单元组成，它们是：
•数据总线缓冲器单元 •读写控制逻辑单元
•控制字寄存器单元
•3个计数器逻辑单元。
6.2 可编程定时/计数器 8253/8254
D7~D0
数据总线 缓冲器
计数器 0
内 部
微机原理与接口技术(第二版)课后习题答案
微机原理与接口技术（第二版）课后习题答案第1章作业答案1.1 微处理器、微型计算机和微型计算机系统三者之间有什么不同?解：把CPU(运算器和控制器)用大规模集成电路技术做在一个芯片上,即为微处理器。
微处理器加上一定数量的存储器和外部设备(或外部设备的接口)构成了微型计算机。
微型计算机与管理、维护计算机硬件以及支持应用的软件相结合就形成了微型计算机系统。
1.2 CPU在内部结构上由哪几部分组成?CPU应该具备哪些主要功能? 解：CPU主要由起运算器作用的算术逻辑单元、起控制器作用的指令寄存器、指令译码器、可编程逻辑阵列和标志寄存器等一些寄存器组成。
其主要功能是进行算术和逻辑运算以及控制计算机按照程序的规定自动运行。
1.3 微型计算机采用总线结构有什么优点?解：采用总线结构,扩大了数据传送的灵活性、减少了连线。
而且总线可以标准化,易于兼容和工业化生产。
1.4 数据总线和地址总线在结构上有什么不同之处?如果一个系统的数据和地址合用一套总线或者合用部分总线,那么要靠什么来区分地址和数据?解：数据总线是双向的(数据既可以读也可以写),而地址总线是单向的。
8086CPU为了减少芯片的引脚数量,采用数据与地址线复用,既作数据总线也作为地址总线。
它们主要靠信号的时序来区分。
通常在读写数据时,总是先输出地址(指定要读或写数据的单元),过一段时间再读或写数据。
1.8在给定的模型中，写出用累加器的办法实现15×15的程序。
解： LD A， 0LD H， 15LOOP：ADD A， 15DEC HJP NZ， LOOPHALT第 2 章作业答案2.1 IA-32结构微处理器直至Pentillm4,有哪几种?解：80386、30486、Pentium、Pentium Pro、Peruium II 、PentiumIII、Pentium4。
2.6 IA-32结构微处理器有哪几种操作模式?解：IA一32结构支持3种操作模式:保护模式、实地址模式和系统管理模式。
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第6章 半导体存储器
随机读写 存储器RAM 半导体 存储器 只读存储器 ROM
双极型 静态RAM MOS型 不可编程 掩膜ROM 可编程 ROM 可擦除、可再 编程ROM 动态RAM
紫外线擦除的 EPROM 电擦除的 E2PROM
图6.1 半导体存储器的分类
第6章 半导体存储器 6.1.3 半导体存储器的主要技术指标 1．存储容量 (1) 用单元数位数表示，以位为单位。常用来表示存储芯片 的容量，如1 K4位，表示该芯片有1 K个单元(1 K=1024)，每 个存储单元的长度为4位。
第6章 半导体存储器 2．外围电路 外围电路主要包括地址译码电路和由三态数据缓冲器、控 制逻辑两部分组成的读/写控制电路。 1) 地址译码电路 地址译码电路对CPU从地址总线发来的n位地址信号进行译 码，经译码产生的选择信号可以惟一地选中片内某一存储单元， 在读/写控制电路的控制下可对该单元进行读/写操作。
第6章 半导体存储器 5．可靠性 可靠性一般指存储器对外界电磁场及温度等变化的抗干扰能 力。存储器的可靠性用平均故障间隔时间MTBF(Mean Time Between Failures)来衡量。MTBF可以理解为两次故障之间的平 均时间间隔。MTBF越长，可靠性越高，存储器正常工作能力 越强。
第6章 半导体存储器 6．集成度 集成度指在一块存储芯片内能集成多少个基本存储电路，每 个基本存储电路存放一位二进制信息，所以集成度常用位/片来 表示。 7．性能/价格比 性能/价格比(简称性价比)是衡量存储器经济性能好坏的综合 指标，它关系到存储器的实用价值。其中性能包括前述的各项指 标，而价格是指存储单元本身和外围电路的总价格。
V CC
字线 位线Di
第6章 半导体存储器 6.3.3 可擦除、可再编程的只读存储器 PROM虽然可供用户进行一次编程，但仍有局限性。为了 便于研究工作，实验各种ROM程序方案，可擦除、可再编程 ROM在实际中得到了广泛应用。这种存储器利用编程器写入信
息，此后便可作为只读存储器来使用。
目前，根据擦除芯片内已有信息的方法不同，可擦除、可
6.2 随机读写存储器(RAM)
6.2.1 静态RAM 1. 基本存储电路
2．Intel 2114 SRAM芯片 Intel 2114 SRAM芯片的容量为1 K4位。
第6章 半导体存储器
A3 A4 A5 A6 A7 A8 行 地 址 译 码 存储矩阵
…
64× 64
图 6 6
. 3 I/O 4 输入 数据 控制
路有规则地组织起来(一般为矩阵结构)就构成了存储体(存储矩阵)。 存储体中，可以由N个基本存储电路构成一个并行存取N位二 进制代码的存储单元。每个存储单元赋予一个惟一的地址。这样， 对于容量为2n个存储单元的存储体，需要n条地址线对其编址，若 每个单元存放N位信息，则需要N条数据线传送数据，芯片的存储 容量就可以表示为2nN位。
第6章 半导体存储器
X0 X 向 译 码 器 X1 X2
…
A0 A1 A2 A3 A4
32× 32＝1024 存储矩阵 1024× 1
X31
三 态 双 向 缓 冲 器
I/O(1位)
Y0 Y1
… Y31 控制电路
Y向译码器
A5 A6 A7 A8 A9
WR RD
CS
图6.4 双译码方式
第6章 半导体存储器
(2) 用字节数表示容量，以字节为单位，如128 B，表示该芯
片有 128个单元，每个存储单元的长度为8位。常用KB、MB、 GB和TB为单位表示存储容量的大小。其中，1 KB＝210 B＝ 1024 B；1 MB＝220 B＝1024 KB；1 GB＝230 B＝l024 MB；1 TB＝240 B＝1024 GB。
选择线 A0 A1 A2 A3 地 址 译 码 器 存储体 0 1 2 3
… …
15 4位
WR CS
控制 电路
数据缓冲器 I/O ～I/O3 0
图6.3 单译码方式
第6章 半导体存储器 2) 双译码方式 双译码方式把n位地址线分成两部分，分别进行译码， 产生一组行选择线X和一组列选择线Y，当某一单元的X线和 Y线同时有效时，相应的存储单元被选中。 例:一个容量为1 K字(单元)1位的存储芯片的双译码电路。
译码方式。单译码方式适用于小容量的存储芯片，对于容量较
大的存储器芯片则应采用双译码方式。 1) 单译码方式 单译码方式只用一个译码电路对所有地址信息进行译码， 译码输出的选择线直接选中对应的单元。一根译码输出选择线 对应一个存储单元，故在存储容量较大、存储单元较多的情况 下，这种方法就不适用了。
第6章 半导体存储器
第6章 半导体存储器 2．存取时间 存取时间是指从启动一次存储器操作到完成该操作所经历的 时间。例如，读出时间是指从CPU向存储器发出有效地址和读 命令开始，直到将被选单元的内容读出为止所用的时间。 存取时间越小，存取速度越快。
第6章 半导体存储器 3．存储周期 连续启动两次独立的存储器操作(如连续两次读操作)所需要 的最短间隔时间称为存储周期。它是衡量主存储器工作速度的 重要指标。一般情况下，存储周期略大于存取时间。 4．功耗 功耗反映了存储器耗电的多少，同时也反映了其发热的程 度。
第6章 半导体存储器 6.1.4 半导体存储器芯片的基本结构
A0 A1
…
An
地 址 译 码 器
…
…
…
存储矩阵
三态 数据 缓冲 器
D0 D1
DN
R/W
CS
控制逻辑
图6.2 半导体存储器组成框图
第6章 半导体存储器
1．存储体
存储体是存储器中存储信息的部分，由大量的基本存储电路
组成。每个基本存储电路存放一位二进制信息，这些基本存储电
V SS
CAS D UT O A 6 A 3 A 4 A 5 A 7
A 7
D IN
A 0
RAS D U T O CAS WE
A ～A 地址输入 7 0 CAS 列地址选通 RAS 行地址选通 写允许 WE V D ＋5 D V 地 SS
(b)
图6.11 Intel 2164A引脚与逻辑符号 (a) 引脚；(b) 逻辑符号
第6章 半导体存储器
第6章 半导体存储器
6.1 概述 6.2 随机读写存储器(RAM)
6.3 只读存储器(ROM)
6.4 存储器的扩展 6.5 几种新型存储器简介
第6章 半导体存储器
6.1 概
6.1.1 存储器的分类
述
存储器是计算机用来存储信息的部件。
按存取速度和用途可分为两大类：内存储器和外存储器
第6章 半导体存储器
6.3 只读存储器(ROM)
6.3.1 掩膜式只读存储器(MROM) MROM的内容是由生产厂家按用户要求在芯片的生产过程 中写入的，写入后不能修改。
第6章 半导体存储器
V CC A 0 地 址 译 码 器 A 1 单元0
单元1
单元2
单元3
D 3
D 2
D 1
D 0
图6.12 掩膜式ROM示意图
RAS CAS WE DIN
行时钟 缓冲器
列时钟 缓冲器
写允许 时 钟 缓冲器
数据输入 缓冲器
图6.10 Intel 2164A内部结构示意图
第6章 半导体存储器
WE RAS A 0 A 2 A 1 V D D
…
NC D IN
1 2 3 4 5 6 7 8 (a)
16 15 14 13 12 11 10 9
WE
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
I/O 1 Intel 2114 I/O 2 I/O 3 I/O 4
WE CS
(b)
图6.7 Intel 2114引脚及逻辑符号 (a) 引脚；(b) 逻辑符号
第6章 半导体存储器 6.2.2 动态RAM 1．动态RAM的基本存储电路 1) 2) 3) 动态RAM的刷新 一般在2 ms内必须对存储的信息刷新一遍。需要系统地对存 储器进行定时刷新 对整个存储器系统来说，各存储器芯片可以同时刷新。对每 块DRAM芯片来说，则是按行刷新，每次刷新一行，所需时间 为一个刷新周期。如果某存储器有若干块DRAM芯片，其中容 量最大的一种芯片的行数为128，则在2 ms之中至少应安排128个 刷新周期。
第6章 半导体存储器
2) 读/写控制电路
读/写控制电路接收CPU发来的相关控制信号，以控制数据
的输入/输出。三态数据缓冲器是数据输入/输出的通道，数据
传输的方向取决于控制逻辑对三态门的控制。CPU发往存储芯 片的控制信号主要有读/写信号(R/W) 。
第6章 半导体存储器 3．地址译码方式 芯片内部的地址译码主要有两种方式，即单译码方式和双
第6章 半导体存储器 只读存储器ROM在使用过程中，只能读出存储的信息而不 能用通常的方法将信息写入存储器。目前常见的有：
掩膜式ROM，用户不可对其编程，其内容已由厂家设定好；
可编程ROM(Programmable ROM，简称PROM)，用户只能对 其进行一次编程，写入后不能更改； 可擦除的PROM(Erasable PROM，简称EPROM)，其内容可用 紫外线擦除，用户可对其进行多次编程； 电擦除的PROM(Electrically Erasable PROM，简称EEPROM 或E2PROM)，能以字节为单位擦除和改写。
第6章 半导体存储器 2．Intel 2164A动态RAM芯片 Intel 2164A芯片的存储容量为64 K1位，采用单管动态基 本存储电路，每个单元只有一位数据。
第6章 半导体存储器
A0 A1 A2 A3 A4 A5 A6 A7 8位 地址 锁存器 128× 128 存储矩阵 128个读出放大器 1/2(1/128 列译码器) 128个读出放大器 128× 128 存储矩阵 1/128行 译码器 1/128行 译码器 128× 128 存储矩阵 128个读出放大器 1/2(1/128 列译码器) 128个读出放大器 128× 128 存储矩阵 1/4 I/O门 输出 缓冲器 DOUT VDD VSS