西安交通大学数字逻辑电路实验报告
数字逻辑实验报告实验
一、实验目的1. 理解数字逻辑的基本概念和基本原理。
2. 掌握数字逻辑电路的基本分析方法，如真值表、逻辑表达式等。
3. 熟悉常用数字逻辑门电路的功能和应用。
4. 提高数字电路实验技能，培养动手能力和团队协作精神。
二、实验原理数字逻辑电路是现代电子技术的基础，它主要研究如何用数字逻辑门电路实现各种逻辑功能。
数字逻辑电路的基本元件包括与门、或门、非门、异或门等，这些元件可以通过组合和连接实现复杂的逻辑功能。
1. 与门：当所有输入端都为高电平时，输出端才为高电平。
2. 或门：当至少有一个输入端为高电平时，输出端为高电平。
3. 非门：将输入端的高电平变为低电平，低电平变为高电平。
4. 异或门：当输入端两个高电平或两个低电平时，输出端为低电平，否则输出端为高电平。
三、实验内容1. 实验一：基本逻辑门电路的识别与测试（1）认识实验仪器：数字电路实验箱、逻辑笔、示波器等。
（2）识别与测试与门、或门、非门、异或门。
（3）观察并记录实验现象，分析实验结果。
2. 实验二：组合逻辑电路的设计与分析（1）设计一个简单的组合逻辑电路，如加法器、减法器等。
（2）根据真值表列出输入输出关系，画出逻辑电路图。
（3）利用逻辑门电路搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
3. 实验三：时序逻辑电路的设计与分析（1）设计一个简单的时序逻辑电路，如触发器、计数器等。
（2）根据电路功能，列出状态表和状态方程。
（3）利用触发器搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
四、实验步骤1. 实验一：（1）打开实验箱，检查各电路元件是否完好。
（2）根据电路图连接实验电路，包括与门、或门、非门、异或门等。
（3）使用逻辑笔和示波器测试各逻辑门电路的输出，观察并记录实验现象。
2. 实验二：（1）根据实验要求，设计组合逻辑电路。
（2）列出真值表，画出逻辑电路图。
（3）根据逻辑电路图连接实验电路，包括所需逻辑门电路等。
【西安交通大学】【数字逻辑实验】【实验分析方案】【参考样本】
实验报告的格式封面内容：标题：数字逻辑电路专题实验报告副标题：——<设计工程的名称）班级:姓名：学号:同组成员：(姓名>日期：联系电话：报告的内容：1.实验目的2.实验工程名称与实现的功能目标3.详细的系统设计方案：系统模块图、状态图、状态表、ASM图等；4.各功能模块说明：子模块电路原理图、状态图、状态表、ASM图等；各逻辑图、表达式、或HDL代码的分析及其相关说明等；输入、输出信号的时间图<时序图）；6. 测试结果的分析：模拟仿真时各种输入、输出信号的时间图<时序图）；实验的测试结果的讨论：包括实验中间结果、仿真的最终结果的分析，是否达到预期的目标与效果；遇到的问题及解决的方法。
7. 实验总结：对设计实现的工程进行评价，总结经验，尤其是对工程的进一步完善提出意见。
9.参考书或文献目录参考报告样本：数字逻辑电路专题实验报告——多功能数字钟设计班级：计算机71姓名：王三学号： 070552**同组者：孙一波日期：2009年6月30日联系电话：82670039目录一．实验目的3二．设计工程实现的目标4三．工程设计概要41. 工程整体设计概述：42. 工程设计特点：43. 个人任务说明：4四．系统设计方案51. 系统功能模块示意图：52. 功能模块说明：5总控电路5电子钟计时电路：8秒表计时电路：8电子钟、秒表显示电路：8 五．测试结果及分析91. 模拟仿真测试方案：92. 分频器模拟仿真测试波形图：93. 总控模块模拟仿真测试电路图：114. 总控模块模拟仿真测试波形图：11 六．工程总结12七．结束语12八．参考书13一．实验目的数字逻辑电路专题实验是对“数字逻辑”课程内容的全面、系统的总结、巩固和提高的一项课程实践活动。
根据数字逻辑的特点，选择相应的题目，在老师的指导下，由学生独立完成。
目的是通过实验使学生掌握数字逻辑电路设计的基本方法和技巧，正确运用MaxPlusⅡ软件及实验室多功能学习机硬件平台，完成所选题目的设计任务，并掌握数字逻辑电路测试的基本方法，训练学生的动手能力和思维方法。
西安交通大学数字电子技术实验报告
西安交通大学数字电子技术实验报告实验三、ISE基础实验预习：（1）安装ISE13.4软件。
（2）按照视频文件“Verilog语言输入法D_Flip_Flop.exe”进行演练。
实验内容和步骤：下载开发板相关器件的Datasheet，了解其性能。
按照P249附录A“FPGA实验预习报告模板”中的内容和步骤，完成D触发器的设计、综合、实现、仿真和下载全过程，熟悉ISE编程环境和用Adept下载编程文件的方法。
1.在G盘用自己的学号建立文件夹，进入用自己学号建立的文件夹后，再建立本次实验的文件夹，及本次实验所建工程的文件夹，文件夹名可以起名为：D_Flip_Flop、My_FirstISE、或Experiment_1、或Test_1，等等。
2.建立工程文件。
3.输入D触发器的Verilog程序。
4.编写D触发器的约束文件。
5.综合、实现及生成编程文件。
6.基于ISim的行为仿真。
7.采用Adept软件下载*.bit 程序到开发板。
8.测试D触发器的逻辑功能。
通过D触发器设计熟悉ISE软件后，自己设计一个门电路，例如与非门，重复以上ISE 软件的使用步骤。
验收：1.按照老师布置的逻辑门电路设计Verilog语言程序、约束文件、下载、仿真。
要能说明任一时刻输入输出的逻辑关系。
2.能够用开发板演示所设计的逻辑功能。
实验程序1．VERILOG工程文件module D_Flip_Flop(input clk,input set,input D,input clr,output reg q //注意：always模块中的输出必须是寄存器型变量);always @(posedge clk or posedge clr or posedge set)beginif(clr) q<=0;else if(set) q<=1;else q<=D;endendmodule2．约束文件NET "clk" LOC ="B8"; //时钟NET "D" LOC ="N3"; //SW7NET "set" LOC ="L3"; //SW1NET "clr" LOC ="P11"; //SW0NET "q" LOC ="G1"; //LD73．仿真文件module test_D_Flip_Flop;// Inputsreg clk;reg set;reg D;reg clr;// Outputswire q;// Instantiate the Unit Under Test (UUT) D_Flip_Flop uut (.clk(clk),.set(set),.D(D),.clr(clr),.q(q));initial begin// Initialize Inputsclk=0;set=1;D=0;clr=0;// Wait 100 ns for global reset to finish #100;// Add stimulus hereEndalways#10clk=~clk;always#12D=~D;always#33clk=~clk;always#42set=~set;endmodule仿真结果：实验四、组合逻辑电路实验Ⅰ（2学时）组合逻辑Ⅰ：（1）使用VERILOG设计一个新的逻辑功能（比如四输入或门、或非门、与或非门等等），并在开发板上验证，比如：进实验室前编写好VERILOG源文件、约束文件和仿真文件（见4.1.2，P101（2））。
数字逻辑电路实验报告
数字逻辑电路实验报告数字逻辑电路实验报告引言：数字逻辑电路是现代电子科技中的重要组成部分，它广泛应用于计算机、通信、控制系统等领域。
本实验旨在通过实际操作，加深对数字逻辑电路原理的理解，并通过实验结果验证其正确性和可靠性。
实验一：基本逻辑门的实验在本实验中，我们首先学习了数字逻辑电路的基本组成部分——逻辑门。
逻辑门是数字电路的基本构建单元，它能够根据输入信号的逻辑关系，产生相应的输出信号。
我们通过实验验证了与门、或门、非门、异或门的工作原理和真值表。
以与门为例，当且仅当所有输入信号都为高电平时，与门的输出信号才为高电平。
实验中，我们通过连接开关和LED灯，观察了与门的输出变化。
实验结果与预期相符，验证了与门的正确性。
实验二：多位加法器的设计与实验在本实验中，我们学习了多位加法器的设计和实现。
多位加法器是一种能够对多位二进制数进行加法运算的数字逻辑电路。
我们通过实验设计了一个4位全加器，它能够对两个4位二进制数进行相加，并给出正确的进位和和结果。
实验中，我们使用逻辑门和触发器等元件，按照电路图进行布线和连接。
通过输入不同的二进制数，观察了加法器的输出结果。
实验结果表明，多位加法器能够正确地进行二进制数相加，验证了其可靠性。
实验三：时序电路的实验在本实验中，我们学习了时序电路的设计和实验。
时序电路是一种能够根据输入信号的时间顺序产生相应输出信号的数字逻辑电路。
我们通过实验设计了一个简单的时序电路，它能够产生一个周期性的脉冲信号。
实验中，我们使用计数器和触发器等元件，按照电路图进行布线和连接。
通过改变计数器的计数值，观察了脉冲信号的频率和周期。
实验结果表明，时序电路能够按照设计要求产生周期性的脉冲信号，验证了其正确性。
实验四：存储器的设计与实验在本实验中，我们学习了存储器的设计和实现。
存储器是一种能够存储和读取数据的数字逻辑电路，它在计算机系统中起到重要的作用。
我们通过实验设计了一个简单的存储器，它能够存储和读取一个4位二进制数。
西安交通大学《数字逻辑电路》课内实验报告
西安交通大学电子技术实验报告——智力抢答器的设计班级：姓名：学号：日期：2015年6月30日联系电话：一、实验目的电子技术专题实验是对《数字逻辑电路》课程内容的全面、系统的总结、巩固和提高的一项课程实践活动。
通过智力抢答器的设计与分析实验，加强与巩固学对数字逻辑电路设计的基本方法和技巧的掌握，同时熟悉QuartusⅡ软件及实验室多功能学习机硬件平台，并掌握数字逻辑电路测试的基本方法，训练学生的动手能力和思维方法。
通过本实验，一方面提高学生运用数字逻辑电路解决实际问题的能力，另一方面使学生更深入的理解所学知识，将理论与实际问题相结合，为以后的计算机硬件课程的学习奠定良好的基础。
二、系统设计概要1、项目名称————智力抢答器的设计2、系统设计要求在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。
同时，还可以设置计分、犯规及奖惩计录等多种功能。
本设计的具体要求是：(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
(2) 电路具有第一抢答信号的鉴别和锁存功能。
(3) 设置计分电路。
(4) 设置犯规电路。
三、系统设计方案1、总体概述根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。
根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。
对于需显示的信息，需增加或外接译码器YMQ，进行显示译码。
数字逻辑电路实验报告总结
数字逻辑电路实验报告总结一、实验心路历程哎呀，数字逻辑电路实验可真是一段超级有趣又有点小折磨的经历呢！我刚接触这个实验的时候，就像走进了一个神秘的电路世界。
那些电路元件就像是一群小怪兽，我得想办法让它们乖乖听话。
我还记得刚开始的时候，我看着那些电路图，脑袋里就像一团乱麻。
但是我可没有被吓倒哦，我就一点点地去研究每个元件的功能，就像在探索一个个小秘密。
我拿着那些电路板，感觉自己就像是一个电路魔法师，要把这些小零件组合成一个神奇的电路。
二、实验内容与操作在实验过程中，有好多不同的电路要搭建呢。
比如说那个计数器电路，我得把那些触发器按照正确的顺序连接起来。
我一边看着电路图，一边小心翼翼地把元件插到电路板上，就怕插错了一个小地方，整个电路就罢工了。
还有那个译码器电路，要确保输入和输出的关系正确，我就反复地检查线路的连接，眼睛都快看花了。
每次给电路通电的时候，心里都超级紧张，就像在等待一场大惊喜或者大惊吓。
当电路正常工作的时候，那种成就感简直无法形容，就像是我创造了一个小奇迹一样。
三、实验中的困难与解决当然啦，实验也不是一帆风顺的。
我就遇到过电路怎么都不工作的情况。
我当时都快急死了，就像热锅上的蚂蚁。
我把电路检查了一遍又一遍，怀疑这个元件坏了，那个线路断了。
后来我突然发现，原来是有一个引脚没有接好，就这么一个小失误，就导致整个电路瘫痪。
找到问题之后，我赶紧把引脚接好，再通电的时候，电路就正常工作了。
这让我明白了，在做这种实验的时候，一定要超级细心，不能放过任何一个小细节。
四、实验收获通过这个数字逻辑电路实验，我可学到了不少东西呢。
我不仅对数字逻辑电路的原理有了更深刻的理解，还学会了如何耐心地去排查电路故障。
而且我的动手能力也大大提高了，以前我看到那些电路元件就发怵，现在我能熟练地把它们组合起来，做出各种有趣的电路。
这个实验就像是一个小挑战，我成功地战胜了它，感觉自己变得更强大了呢。
数字逻辑电路实习报告心得
数字逻辑电路实习报告心得在过去的一段时间里，我有幸参加了数字逻辑电路实习课程。
通过这次实习，我对数字逻辑电路的设计和应用有了更深入的理解，同时也积累了宝贵的实践经验。
在这里，我想分享一下我的实习心得。
首先，实习让我明白了理论知识与实际操作的重要性。
在实习之前，我曾以为自己对数字逻辑电路有一定的了解，但真正动手实践时，才发现自己还有很多不足之处。
实习过程中，我不断回顾课堂所学，将理论知识与实际操作相结合，逐渐提高了自己的实践能力。
其次，实习过程中，我学会了如何阅读电路图和编写程序。
在实习项目中，我们需要根据电路图连接电路，并编写相应的程序来实现数字逻辑电路的功能。
通过不断尝试和调试，我逐渐掌握了阅读电路图的方法，并能够熟练地编写程序。
这为我以后从事电子技术领域的工作打下了坚实的基础。
此外，实习让我认识到团队协作的重要性。
在实习过程中，我们常常需要与同学合作完成项目。
通过相互交流、讨论和分工合作，我们共同解决问题，取得了良好的成果。
实习让我明白了，一个优秀的团队可以产生1+1>2的效果，团队合作是实现目标的关键。
实习还培养了我面对困难的勇气和解决问题的能力。
在实习过程中，我们遇到了许多预料之外的问题，如电路连接错误、程序编写错误等。
面对这些问题，我们没有退缩，而是在老师的指导下，积极寻找解决方案，最终克服了困难。
通过这次实习，我学会了如何面对困难，如何运用所学知识解决问题。
最后，实习使我对数字逻辑电路的应用有了更广泛的了解。
在实习过程中，我们设计了多功能数字钟、多谐振荡器等电路，这些电路在实际生活中有着广泛的应用。
实习让我认识到，数字逻辑电路不仅是一种理论，更是一种实用技术，它为我们的日常生活带来了许多便利。
总之，通过这次数字逻辑电路实习，我收获颇丰。
实习过程中，我提高了自己的实践能力、团队合作能力和解决问题的能力。
同时，我对数字逻辑电路的应用有了更深刻的认识。
我相信，这次实习对我未来的学习和工作将产生积极的影响。
逻辑电路实验实验报告
一、实验名称逻辑电路实验二、实验目的1. 掌握基本的数字逻辑电路设计方法。
2. 理解并掌握常用的逻辑门及其组合电路。
3. 提高实验操作技能和观察能力。
4. 培养团队协作精神。
三、实验原理数字逻辑电路是构成数字系统的基本单元，主要由逻辑门、触发器等基本元件组成。
逻辑门是数字电路的基本单元，它按照一定的逻辑规则实现基本的逻辑运算。
本实验主要涉及以下逻辑门及其组合电路：1. 与门（AND）：当所有输入信号都为高电平时，输出信号才为高电平。
2. 或门（OR）：当至少一个输入信号为高电平时，输出信号才为高电平。
3. 非门（NOT）：将输入信号取反。
4. 异或门（XOR）：当输入信号不同时，输出信号为高电平。
四、实验器材1. 逻辑门实验板2. 逻辑笔3. 万用表4. 逻辑分析仪5. 示波器6. 计时器五、实验内容1. 与门、或门、非门、异或门的逻辑功能测试2. 组合逻辑电路设计3. 电路仿真与验证六、实验步骤1. 与门、或门、非门、异或门的逻辑功能测试（1）按照实验指导书，连接与门、或门、非门、异或门实验板。
（2）使用逻辑笔和万用表，测试各个逻辑门的输入、输出信号。
（3）记录测试结果，与理论值进行对比，分析实验误差。
2. 组合逻辑电路设计（1）根据设计要求，选择合适的逻辑门，绘制电路图。
（2）使用实验板，搭建组合逻辑电路。
（3）测试电路功能，验证设计是否正确。
3. 电路仿真与验证（1）使用逻辑分析仪或示波器，观察电路的输入、输出信号波形。
（2）分析波形，验证电路功能是否符合预期。
七、实验结果与分析1. 与门、或门、非门、异或门的逻辑功能测试实验结果如下：与门：当所有输入信号都为高电平时，输出信号才为高电平。
或门：当至少一个输入信号为高电平时，输出信号才为高电平。
非门：将输入信号取反。
异或门：当输入信号不同时，输出信号为高电平。
2. 组合逻辑电路设计（1）设计一个4位二进制加法器，包括两个输入端（A、B）和两个输出端（S、C）。
数字逻辑电路实验报告
数字逻辑电路实验报告指导老师:班级:学号:姓名：时间：第一次试验一、实验名称：组合逻辑电路设计1二、试验目的：掌握组合逻辑电路的功能测试。
1、验证半加器和全加器的逻辑功能。
2、、学会二进制数的运算规律。
3、试验所用的器件和组件：三、74LS00 3片，型号二输入四“与非”门组件74LS20 1片，型号四输入二“与非”门组件74LS86 1片，型号二输入四“异或”门组件实验设计方案及逻辑图：四、/全减法器，如图所示：1、设计一位全加时做减法运时做加法运算，当M=1M决定的，当M=0 电路做加法还是做减法是由SCin分别为加数、被加数和低位来的进位，、B和算。
当作为全加法器时输入信号A分别为被减数，减数Cin、B和为和数，Co为向上的进位；当作为全减法时输入信号A 为向上位的借位。
S为差，Co和低位来的借位，1）输入/（输出观察表如下：（2）求逻辑函数的最简表达式函数S的卡诺图如下：函数Co的卡诺如下：化简后函数S的最简表达式为：Co的最简表达式为：2（3）逻辑电路图如下所示：、舍入与检测电路的设计：2F1码，用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421为奇偶检测输出信号。
当电路检测到输入的代码大于或F2为“四舍五入”输出信号，的个数为奇数时，电路。
当输入代码中含1F1=1;等于5是，电路的输出其他情况F1=0 F2=0。
该电路的框图如图所示：的输出F2=1，其他情况输出观察表如下：（输入/0 1 0 0 1 01 0 1 0 0 11 1 1 0 0 01 0 1 1 1 11 0 0 1 0 11 0 1 0 0 11 0 0 1 1 01 1 1 0 1 11 0 1 1 0 011111求逻辑函数的最简表达式（2）的卡诺如下：函数F1 F2函数的卡诺图如下：的最简表达式为：化简后函数F2 的最简表达式为：F1）逻辑电路图如下所示；（3课后思考题五、化简包含无关条件的逻辑函数时应注意什么？1、答：当采用最小项之和表达式描述一个包含无关条件的逻辑问题时，函数表达式中，并不影响函数的实际逻辑功能。
数字电路逻辑实验报告
数字电路逻辑实验报告数字电路逻辑实验报告引言：数字电路逻辑实验是电子工程专业学生必修的一门实践课程，通过该实验可以加深对数字电路基本原理和逻辑设计的理解。
本文将对我所进行的数字电路逻辑实验进行详细报告，包括实验目的、实验原理、实验步骤、实验结果以及实验总结等内容。
实验目的：本次实验的主要目的是通过设计和实现一些基本的数字逻辑电路，如门电路、触发器电路等，加深对数字电路原理的理解。
同时，通过实验操作，掌握数字电路的搭建过程、信号的传输规律以及故障排除等技能。
实验原理：数字电路是由逻辑门组成的，逻辑门是根据布尔代数的运算规则实现逻辑运算的基本元件。
常见的逻辑门有与门、或门、非门等。
在实验中，我们将通过搭建逻辑门电路，实现不同的逻辑运算。
实验步骤：1. 实验前准备：检查实验设备的连接是否正确，确保电源和接地正常。
2. 搭建与门电路：根据逻辑与门的真值表，按照电路图连接与门电路。
3. 搭建或门电路：根据逻辑或门的真值表，按照电路图连接或门电路。
4. 搭建非门电路：根据逻辑非门的真值表，按照电路图连接非门电路。
5. 搭建触发器电路：根据触发器的真值表，按照电路图连接触发器电路。
6. 进行实验测试：将不同的输入信号输入电路，观察输出信号的变化。
实验结果：经过实验测试，我们得到了以下结果：1. 与门电路：当输入信号A和B同时为高电平时，输出信号为高电平；否则输出信号为低电平。
2. 或门电路：当输入信号A和B中至少有一个为高电平时，输出信号为高电平；否则输出信号为低电平。
3. 非门电路：当输入信号为高电平时，输出信号为低电平；当输入信号为低电平时，输出信号为高电平。
4. 触发器电路：触发器电路可以实现存储功能，当输入信号满足特定条件时，输出信号的状态会发生改变。
实验总结：通过本次实验，我对数字电路逻辑的原理和设计有了更深入的理解。
通过搭建不同的逻辑门电路和触发器电路，我熟悉了数字电路的搭建过程，并掌握了信号的传输规律。
数字逻辑电路实验报告模板
《数字逻辑电路》实验报告
第次实验：
姓名：
学号：
级系班邮箱：
时间：
正文（由下面八项内容评定每次实验报告成绩）
一、实验目的
本次实验预期要学习到的知识、方法等
二、实验原理（背景知识）
本次实验需要的理论知识背景、实验环境和工具等前期准备知识，预习时完成的引导性实验内容一般在此有所体现。
三、实验器材/环境
本次实验中使用的硬件器材和软件环境
四、实验设计思路（验收实验）
验收实验的设计流程图/卡诺图/真值表/代码等或其他
五、实验过程（验收实验的过程）
充分截图，详细说明实验过程步骤等
六、实验结果
简单介绍本次实验完成的工作，学到的知识等。
七、实验中遇到的问题及解决方案
请将已经解决的问题写在这里，没有解决的问题也可以保留在这里，但是可能不能立即得到回答，没有得到回答的问题请在下一次课时向老师和助教当面提问。
八、实验的启示/意见和建议
1 对本课程或本次实验的意见建议等，如：实验内容难度，实验时间安排，如何提高实验效果等。
2 对本次实验内容你有没有让同学更有兴趣的建议，或者如何才能让你对本次实验更有兴趣？
3 你有好的与本次实验有关的实验内容建议吗？比如在日常的学习和生活中遇到的，可以转换为实验的内容？
我们将非常感谢你给我们提出意见和建议，这将使我们的课程更加生动有效。
附：本次实验你总共用了多长时间？包括预习时间、和课堂完成时间。
（请大家如实统计，时间长短不影响本次实验的成绩。
这个主要用于统计大家的工作时间，粗略确定实验的难度，为我们以后的实验设计提供参考。
）。
数字逻辑电路实验报告
一、实验目的1. 熟悉数字逻辑电路的基本原理和基本分析方法。
2. 掌握常用逻辑门电路的原理、功能及实现方法。
3. 学会使用数字逻辑电路实验箱进行实验操作，提高动手能力。
二、实验原理数字逻辑电路是现代电子技术的基础，它由逻辑门电路、触发器、计数器等基本单元组成。
本实验主要涉及以下内容：1. 逻辑门电路：与门、或门、非门、异或门等。
2. 组合逻辑电路：半加器、全加器、译码器、编码器等。
3. 时序逻辑电路：触发器、计数器、寄存器等。
三、实验仪器与设备1. 数字逻辑电路实验箱2. 示波器3. 信号发生器4. 万用表5. 逻辑笔四、实验内容及步骤1. 逻辑门电路实验（1）与门、或门、非门、异或门原理实验步骤：1）按实验箱上的逻辑门电路原理图连接电路；2）使用信号发生器产生输入信号，用逻辑笔观察输出信号；3）分析实验结果，验证逻辑门电路的原理。
（2）组合逻辑电路实验步骤：1）按实验箱上的组合逻辑电路原理图连接电路；2）使用信号发生器产生输入信号，用逻辑笔观察输出信号；3）分析实验结果，验证组合逻辑电路的原理。
2. 时序逻辑电路实验（1）触发器实验步骤：1）按实验箱上的触发器原理图连接电路；2）使用信号发生器产生输入信号，用示波器观察输出信号；3）分析实验结果，验证触发器的原理。
（2）计数器实验步骤：1）按实验箱上的计数器原理图连接电路；2）使用信号发生器产生输入信号，用示波器观察输出信号；3）分析实验结果，验证计数器的原理。
五、实验结果与分析1. 逻辑门电路实验实验结果：通过实验，我们验证了与门、或门、非门、异或门的原理，观察到了输入信号与输出信号之间的逻辑关系。
2. 组合逻辑电路实验实验结果：通过实验，我们验证了半加器、全加器、译码器、编码器的原理，观察到了输入信号与输出信号之间的逻辑关系。
3. 时序逻辑电路实验实验结果：通过实验，我们验证了触发器、计数器的原理，观察到了输入信号与输出信号之间的时序关系。
数字逻辑实验报告
数字逻辑实验报告本次实验旨在通过数字逻辑实验的设计和实现，加深对数字逻辑电路原理的理解，并通过实际操作提高动手能力和解决问题的能力。
在本次实验中，我们将学习数字逻辑实验的基本原理和方法，掌握数字逻辑实验的设计与调试技巧，提高实验操作的熟练程度。
首先，我们进行了数字逻辑实验的准备工作，包括熟悉实验设备和器材的使用方法，了解实验电路的基本原理和设计要求。
在实验过程中，我们按照实验指导书上的要求，逐步完成了数字逻辑实验电路的设计、搭建和调试。
在实验过程中，我们遇到了一些问题，但通过分析问题的原因并进行逐步排除，最终成功完成了实验。
其次，我们进行了数字逻辑实验电路的测试和验证。
通过使用示波器、逻辑分析仪等测试设备，我们对搭建好的数字逻辑电路进行了测试，验证了实验电路的正确性和稳定性。
在测试过程中，我们发现了一些问题，但通过仔细观察和分析，最终找到了解决问题的方法，并取得了满意的测试结果。
最后，我们总结了本次实验的经验和教训。
通过本次实验，我们深刻理解了数字逻辑电路的原理和实现方法，提高了实验操作的技能和水平，增强了动手能力和解决问题的能力。
在今后的学习和工作中，我们将继续努力，不断提高自己的专业能力和实践能力，为将来的发展打下坚实的基础。
通过本次实验，我们对数字逻辑实验有了更深入的了解，对数字逻辑电路的设计和实现有了更加丰富的经验，相信在今后的学习和工作中，我们能够更加熟练地运用数字逻辑知识，为实际工程问题的解决提供有力的支持。
总之，本次实验不仅增强了我们对数字逻辑实验的理解和掌握，也提高了我们的实验操作能力和解决问题的能力。
希望通过今后的学习和实践，我们能够不断提高自己的专业水平，为将来的发展打下坚实的基础。
西安交大数电实验时序逻辑电路实验报告
实验名称：时序电路实验一．实验目的：1.学习使用HDL进行时序电路设计；2.学习编辑顶层文件和用户约束文件；3.熟悉同步和异步的概念及实现方法；4.熟悉在Basys2开发板简单外围设备的控制；5.熟悉时钟的分频方法及占空比的调节。
二．预习内容1.用HDL设计一个秒脉冲（1s,2s,3s）发生器，并用LED显示：分析：本电路设计主要分为三个部分：分频，计数，译码1.1HDL源文件（Verilog）:module mod10(input clk, clr,output reg[6:0] a_to_g,output wire[3:0]an,output reg[3:0]q);assign an = 4'b1110;//最右译码管使能reg [26:0] counter;//时钟分频，默认时钟为50MHZ，分频为1HZ，即周期为1s always @ (posedge clk)if (counter == 25000000)counter <= 0;//达到一半时计数归零elsecounter <= counter + 1;reg clk_div;//引入新的电平always @ (posedge clk )if (counter == 25000000) clk_div <= ~clk_div;//达到一半时电平翻转，使占空比为50%，同理可知，要使脉冲的周期变为2s、3s，只需用50MHZ除以相应的频率，得到所需分频数（50000000，,75000000）.然后引入一个新的寄存变量，使它在达到分频数一半时翻转，同时计数归零。
这样就得到了所需的频率，并且保证了占空比为50%。
//带有异步清零的十进制计数器always @ (posedge clk_div or posedge clr)beginif(clr==1)q <= 0;else if (q == 9)q <= 0;elseq <= q + 1;endalways @(*)case (q)0:a_to_g = 7'b0000001;1:a_to_g = 7'b1001111;2:a_to_g = 7'b0010010;3:a_to_g = 7'b0000110;4:a_to_g = 7'b1001100;5:a_to_g = 7'b0100100;6:a_to_g = 7'b0100000;7:a_to_g = 7'b0001111;8:a_to_g = 7'b0000000;9:a_to_g = 7'b0001100;default:a_to_g = 7'b0000001;endcaseendmodule1.2Basys2约束文件：NET "q[0]" LOC = "G1";NET "a_to_g[0]" LOC = "M12";NET "a_to_g[1]" LOC = "L13";NET "a_to_g[2]" LOC = "P12";NET "a_to_g[3]" LOC = "N11";NET "a_to_g[4]" LOC = "N14";NET "a_to_g[5]" LOC = "H12";NET "a_to_g[6]" LOC = "L14";NET "an[3]" LOC = "K14";NET "an[2]" LOC = "M13";NET "an[1]" LOC = "J12";NET "an[0]" LOC = "F12";NET "clk" LOC = "B8";NET "clr" LOC = "G12";2.设计一个带有异步清零和置数信号（置数为全逻辑1）的4位寄存器，并在开发板上验证2.1HDL源文件：module regf(clr,clk,d,load,q);input wire clk;input wire clr;input wire load;input [3:0]d;output [3:0]q;reg [3:0] q;always @ (posedge clk or posedge clr)beginif (clr == 1)q <= 0;//异步清零else if (!clr&&load)beginq[0]<=1;q[1]<=1;q[2]<=1;q[3]<=1;end//同步置数elseq <= d;endendmodule2.2约束文件：NET "clk" LOC = "B8";NET "clr" LOC = "P11";NET "load" LOC ="L3";NET "q[3]" LOC = "G1";NET "q[2]" LOC = "P4";NET "q[1]" LOC = "N4";NET "q[0]" LOC = "N5";NET "d[3]" LOC = "G3";NET "d[2]" LOC = "F3";NET "d[1]" LOC = "E2";NET "d[0]" LOC = "N3";2.3仿真文件：module regftest;// Inputsreg clr;reg clk;reg [3:0] d;reg load;// Outputswire [3:0] q;// Instantiate the Unit Under Test (UUT) regf uut (.clr(clr),.clk(clk),.d(d),.load(load),.q(q));initial begin// Initialize Inputsclr = 0;clk = 0;d = 0;load = 0;// Wait 100 ns for global reset to finish#100;// Add stimulus hereclr = 1;#200;clr = 0; clk = 1; d = 0100;#200;clr = 0; clk = 0; d = 1100;#200;clr = 0; clk = 1; d = 1001;#200;clr = 0; clk = 0; d = 0011;#200;clr = 0; clk = 1; d = 0000;#200;clr = 0; clk = 0; d = 0010;#200;clk = 1;load = 1;endendmodule2.4仿真图像：。
西安交通大学数字逻辑电路试验报告
电子技术实验报告交通控制器的分析与设计班级：姓名：学号：日期：2016年6月联系电话:一、实验目的 (3)二、项目设计概要 (3)三、系统设计方案 (4)四、测试结果及分析 (9)五、项目总结 (10)六、结束语 (10)七、参考书 (10).实验目的数字逻辑电路专题实验是紧紧围绕数字逻辑这门课程进行的一个有实践性特质的课程，主要考察的是对于数字逻辑这门课程中比较重要的知识点的掌握程度和灵活运用程度，也考察了实际操作能力和对于特殊情况和意外情况的处理能力。
通过对于译码器编码器等器件的实际操作和对相应变成软件的实际应用，达到对于这门课程更为深入理解这一目的。
同时，为解决实际生活中的问题有一定的指导意义，也能更好地对实际生活中的一些组合部件有更好地认识。
项目设计概要1.设计实现的目标设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下：(1)主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。
(2)主干道处于常允许通行状态，而支干道有车来才允许通行。
(3)当主、支道均有车时，两者交替允许通行，主干道每次放行45 s,支干道每次放行25 s,在每次由亮绿灯变成亮红灯的转换过程中，要亮5 s的黄灯作为过渡，并进行减计时显示。
2.整体设计概述交通控制器拟由单片的CPLD/FPGA来实现，经分析设计要求，拟定整个系统由9个单元电路组成，如图所示。
JT(WE3.项目设计特点我们在项目设计过程中采用模块化设计思想，同时用变量的方式来完成计数的设计，用计数器来实现显示这一特点，使得设计变得简单。
三.系统设计方案1.系统功能模块设计示意图:2.电路模块设计输入：实验板时钟输出：七段数码管电路模块的设计：(1)交通灯控制器：将题设的要求把电路分为ABCD四个状态，A为主干道为绿灯，B为主干道为黄灯，C 为主干道为红灯，D为主干道为红灯，旁道为黄灯。
用特设的一个变量S,完成电路的即使功能，使得电路可以区分45s, 25s等时间点，并且通过if语句完成状态之间的改变。
【西安交通大学】【数字逻辑实验】【实验三 组合电路与全加器设计实验】
Xi’an Jiaotong University 全加器电路参考图：ADDER_F.QDF
半加器电路参考图：ADDER_H.QDF
1.使用 使用QUARTUS软件完成电路设计 使用 软件完成电路设计 2.先设计半加器电路，并进行仿真测试 先设计半加器电路， 先设计半加器电路 3.利用半加器电路再完成全加器电路设计，并进行 利用半加器电路再完成全加器电路设计， 利用半加器电路再完成全加器电路设计 仿真测试 4.下载后连线做硬件验证测试 下载后连线做硬件验证测试
Xi’an Jiaotong University
1. 半加器 半加器是能实现两个一位二进制数相加求得和数及向高位 进位的逻辑电路。因为只考虑 了两个加数本身，没有考虑低 位来的进位，这也就是半加器一词的由来。 。
建立真值表： 建立真值表：
输入
被加数A 0 0 1 1 加数B 0 1 0 1 0 1 1 0
An
B C 为进位， 为本位和， 为向高位的进位； 为被加数， 为加数， 为被加数， n 为加数， n −1 为进位， S n 为本位和，Cn 为向高位的进位；
逻辑表达式
Sn=An⊕Bn⊕Cn-1 Cn=(An⊕Bn)Cn-1+ An·Bn
Xi’an Jiaotong University
三、实验设计与调试
输出
和数S 进位C 0 0 0 1
ห้องสมุดไป่ตู้
由真值表得逻辑表达式
S = A⊕ B C = A• B
Xi’an Jiaotong University
前面是由与非门构成的半加器 下图是由异或门、 下图是由异或门、与门构成的半加器
这两个电路同样实现两 个一位二进制数相加的功 是它们的和， 是向 能。S是它们的和，C是向 是它们的和 高位的进位。根据S和 的 高位的进位。根据 和C的 表达式， 表达式，将原电路图改画 成如图所示的逻辑图。 成如图所示的逻辑图。
【西安交通大学】【数字逻辑实验】【实验四 触发器与计数器实验】
PRN D Q J
PRN Q
CLRN inst
CLRN inst1
K
Xi’an Jiaotong University
R为置0端（或复位端） S为置1端（或置位端） 非号“－”：表示低电平有 效
图4.2 与非门组成的基本RS触发器 （b）逻辑符号 （a） 逻辑电路
Xi’an Jiaotong University
2. 计数器电路设计实验
下图是用集成计数器74161按照反馈清零法设计的一个十二进制计数 器，请用Quartus软件仿真调试验证电路能否正常工作。 如果这个电路有问题，请修改电路设计并调试正确。
VCC
74161
LDN A B C D ENT ENP CLRN
INPUT VCC
GND
QA QB QC QD RCO
Xi’an Jiaotong University
实验四 触发器与计数器实验
一、实验目的
1.了解RS触发器、JK触发器、D触发器逻辑功能 2.了解同步计数器、异步计数器的使用方法 3.掌握任意模计数器的构成方法 4.了解逻辑电路的竞争冒险现象及其消除方法
二、实验内容
测试RS触发器、JK触发器 RS触发器 触发器、 1. 测试RS触发器、JK触发器、D触发器逻辑功能 (选作） 选作）
N AN D 2
OUTPUT OUTPUT OUTPUT OUTPUT
q0 q1 q2 q3
clk
CLK COUNTER inst
ins t2
Xi’an Jiaotong University
3. 基于广义译码器的计数器设计
一般计数器可用一个广义译码器和一个寄存器构成。需要改变计数器 的模，可通过修改译码器真值表的方法构成任意模计数器。更进一步还 可实现所需要的逻辑状态转换功能（状态机）。
数字逻辑电路实验报告
数字逻辑电路实验报告一、实验目的：1、理解数字逻辑电路的基本原理以及电路特性。
2、掌握典型数字逻辑电路的设计、仿真和实验方法。
3、学会使用数字集成电路芯片进行数字逻辑电路的设计。
二、实验器材：1、数字分析仪。
2、数字万用表。
3、示波器。
三、实验原理：本次实验中采用的逻辑芯片为AND、OR、NOT和NAND四种基本逻辑电路。
这四种逻辑电路都是非反相型（即输出高电平被认为是逻辑 1），并具有以下逻辑公式：AND：Q=A·BOR：Q=A+BNOT：Q=~A，或Q=barA其中, A,B是输入端口的输入信号;Q是输出端口的输出信号。
四、实验内容：使用AND逻辑电路芯片设计两位二进制加法电路。
五、实验结果：按照逻辑公式，将两位二进制加法器的逻辑设计图画出如下所示。
然后，在电路实验平台上将电路连接好。
然后，我们检查了电路接线的正确性，并使用数字分析仪和数字万用表来测试电路的正确性和响应时间。
结果显示：当两个输入信号分别为 1、1 时，输出端口的信号为 10，符合二进制的加法规则。
当其中一个输入信号为 1，另一个输入信号为0时，输出端口的信号为 1，仍符合二进制的加法规则。
结果显示：计数器电路可以正常工作，它可以将输入的连续的脉冲信号转换为二进制计数器输出的信号。
六、实验分析：通过实验，我们进一步深入了解了数字逻辑电路的基本原理和工作特性，以及数字逻辑电路设计、仿真和实验的方法。
在实验中，我们学会了使用基本的数字逻辑电路芯片，如AND、OR、NOT和NAND等，设计了包括二进制加法器、计数器电路、反相器和取反器等四种典型的数字逻辑电路。
在实验中，我们通过使用数字分析仪、数字万用表以及示波器等工具对电路进行了测试和验证，得出了正确的结果。
同时，我们也进一步增强了对数字逻辑电路设计和测试方面的技能和知识。
西安交通大学数电实验报告
（1）实验结果如下表所示
输入
A
B
0
0
0
1
1
0
1
1
（2）实验结果如下表所示
输入
A
0
1
2．TTL 与非门电压参数与传输特性测试
Vi V
0
0.5
0.8
Vo V
4.712
4.708
4.529
Vi V
1.14
1.15
1.16
Hale Waihona Puke Vo V1.316
0.171
0.17
Vi V
1.5
2
3
Vo V
0.166
0.165
0.166
图- 4 低电平扇出数电流参考测试 (3) 思考 CMOS 门电流参数及扇出数测试方法。对比 TTL 和 CMOS 门电路驱动能力。 4. 与非门传输时延测试
门的平均传输延迟时间������������������值一般为几纳秒至几十纳秒，测试电路如图所示。用示波 器观察测量������������������������和������������������������，������������������ = (������������������������ + ������������������������)/2 。思考：如果不能很好地测到������������������������和 ������������������������，还可以采用哪些方法测量������������������？
Vcc
U1:A
1
Vi
2
RV1
74LS00 VCC=5V
3 Vo
20K
图- 6 逻辑门输入端负载特性测试 表- 6 TTL 与非门输入负载特性 R(kΩ) 0 0.6 0.9 1 1.5 1.9 2 3 5 10 20 ������������ ������������
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电子技术实验报告——交通控制器的分析与设计班级：姓名：学号：日期：2016年6月联系电话：目录一、实验目的 (3)二、项目设计概要 (3)三、系统设计方案 (4)四、测试结果及分析 (9)五、项目总结 (10)六、结束语 (10)七、参考书 (10)一．实验目的数字逻辑电路专题实验是紧紧围绕数字逻辑这门课程进行的一个有实践性特质的课程，主要考察的是对于数字逻辑这门课程中比较重要的知识点的掌握程度和灵活运用程度，也考察了实际操作能力和对于特殊情况和意外情况的处理能力。
通过对于译码器编码器等器件的实际操作和对相应变成软件的实际应用，达到对于这门课程更为深入理解这一目的。
同时，为解决实际生活中的问题有一定的指导意义，也能更好地对实际生活中的一些组合部件有更好地认识。
二．项目设计概要1. 设计实现的目标设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下：(1) 主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。
(2) 主干道处于常允许通行状态，而支干道有车来才允许通行。
(3) 当主、支道均有车时，两者交替允许通行，主干道每次放行45 s，支干道每次放行25 s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5 s的黄灯作为过渡，并进行减计时显示。
2. 整体设计概述交通控制器拟由单片的CPLD/FPGA来实现，经分析设计要求，拟定整个系统由9个单元电路组成，如图所示。
3. 项目设计特点我们在项目设计过程中采用模块化设计思想，同时用变量的方式来完成计数的设计，用计数器来实现显示这一特点，使得设计变得简单。
三．系统设计方案1. 系统功能模块设计示意图：2. 电路模块设计输入：实验板时钟输出：七段数码管电路模块的设计：（1）交通灯控制器：将题设的要求把电路分为ABCD四个状态，A为主干道为绿灯，B为主干道为黄灯，C为主干道为红灯，D为主干道为红灯，旁道为黄灯。
用特设的一个变量S，完成电路的即使功能，使得电路可以区分45s，25s等时间点，并且通过if语句完成状态之间的改变。
源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY JTDKZ ISPORT(CLK，SM，SB，CLD:IN STD_LOGIC;MR，MY，MG，BR，BY，BG: OUT STD_LOGIC); END ENTITY JTDKZ;ARCHITECTURE ART OF JTDKZ ISTYPE STATE_TYPE IS(A，B，C，D);SIGNAL STATE: STATE_TYPE;BEGINCNT:PROCESS(CLK) ISV ARIABLE S:INTEGER RANGE 0 TO 45;V ARIABLE CLR，EN:BIT;BEGINIF(CLK'EVENT AND CLK='1')THENIF CLR='0'THENS:=0;ELSIF EN='0' THENS:=S;ELSES:=S+1;END IF;CASE STATE ISWHEN A=>MR<='0'; MY<='0'; MG<='1';BR<='1'; BY<='0'; BG<='0';IF(SB AND SM)='1' THENIF S=45 THENSTATE<=B; CLR:='0'; EN:='0';ELSESTATE<=A; CLR:='1'; EN:='1';END IF;ELSIF(SB AND (NOT SM))='1' THENSTATE<=B; CLR:='0'; EN:='0';ELSESTATE<=A; CLR:='1'; EN:='1';END IF;WHEN B=>MR<='0'; MY<='1'; MG<='0';BR<='1'; BY<='0'; BG<='0';IF S=5 THENSTATE<=C;CLR:='0'; EN:='0';ELSESTATE<=B; CLR:='1'; EN:='1';END IF;WHEN C=>MR<='1'; MY<='0'; MG<='0';BR<='0'; BY<='0'; BG<='1';IF(SM AND SB)='1' THENIF S=25 THENSTATE<=D; CLR:='0'; EN:='0';ELSESTATE<=C; CLR:='1'; EN:='1';END IF;ELSIF SB='0' THENSTATE<=D; CLR:='0'; EN:='0';ELSESTATE<=C; CLR:='1'; EN:='1';END IF;WHEN D=>MR<='1'; MY<='0'; MG<='0';BR<='0'; BY<='1'; BG<='0';IF S=5 THENSTATE<=A;CLR:='0'; EN:='0';ELSESTATE<=D; CLR:='1'; EN:='1';END IF;END CASE;END IF;END PROCESS CNT;END ARCHITECTURE ART;（2）定时单元电路：当符合题设条件中的时间要求时，相应的定时单元电路开始工作，左后可以达成输出合适的BCD码的要求。
源代码：--CNT45S.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT45S ISPORT(SB，CLK，EN45:IN STD_LOGIC;DOUT45M，DOUT45B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY CNT45S;ARCHITECTURE ART OF CNT45S ISSIGNAL CNT6B: STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINPROCESS(SB，CLK，EN45) ISBEGINIF SB='0'THEN CNT6B<=CNT6B-CNT6B-1;ELSIF(CLK'EVENT AND CLK= '1')THENIF EN45='1'THEN CNT6B<=CNT6B+1;ELSIF EN45='0'THEN CNT6B<=CNT6B-CNT6B-1;END IF;END IF;END PROCESS;PROCESS(CNT6B) ISBEGINCASE CNT6B ISWHEN "000000"=>DOUT45M<="01000101"; DOUT45B<="01010000";WHEN "000001"=>DOUT45M<="01000100"; DOUT45B<="01001001";WHEN "000010"=>DOUT45M<="01000011"; DOUT45B<="01001000";WHEN "000011"=>DOUT45M<="01000010"; DOUT45B<="01000111";WHEN "000100"=>DOUT45M<="01000001"; DOUT45B<="01000110";WHEN "000101"=>DOUT45M<="01000000"; DOUT45B<="01000101";WHEN "000110"=>DOUT45M<="00111001"; DOUT45B<="01000100";WHEN "000111"=>DOUT45M<="00111000"; DOUT45B<="01000011";WHEN "001000"=>DOUT45M<="00110111"; DOUT45B<="01000010";WHEN "001001"=>DOUT45M<="00110110"; DOUT45B<="01000001";WHEN "001010"=>DOUT45M<="00110101";DOUT45B<="01000000";WHEN "001011"=>DOUT45M<="00110100"; DOUT45B<="01101001";WHEN "001100"=>DOUT45M<="00110011"; DOUT45B<="00111000";WHEN "001101"=>DOUT45M<="00110010"; DOUT45B<="00110111";WHEN "001110"=>DOUT45M<="00110001"; DOUT45B<="00110110";WHEN "001111"=>DOUT45M<="00110000"; DOUT45B<="00110101";WHEN "010000"=>DOUT45M<="00101001"; DOUT45B<="00110100";WHEN "010001"=>DOUT45M<="00101000"; DOUT45B<="00110011";WHEN "010010"=>DOUT45M<="00100111"; DOUT45B<="00110010";WHEN "010011"=>DOUT45M<="00100110"; DOUT45B<="00110001";WHEN "010100"=>DOUT45M<="00100101"; DOUT45B<="00110000";WHEN "010101"=>DOUT45M<="00100100"; DOUT45B<="00101001";WHEN "010110"=>DOUT45M<="00100011"; DOUT45B<="00101000"; WHEN "010111"=>DOUT45M<="00100010"; DOUT45B<="00100111";WHEN "011000"=>DOUT45M<="00100001"; DOUT45B<="00100110";WHEN "011001"=>DOUT45M<="00100000"; DOUT45B<="00100101";WHEN "011010"=>DOUT45M<="00011001"; DOUT45B<="00100100";WHEN "011011"=>DOUT45M<="00011000"; DOUT45B<="00100011";WHEN "011100"=>DOUT45M<="00010111"; DOUT45B<="00100010";WHEN "011101"=>DOUT45M<="00010110"; DOUT45B<="00100001";WHEN "011110"=>DOUT45M<="00010101"; DOUT45B<="00100000";WHEN "011111"=>DOUT45M<="00010100"; DOUT45B<="00011001";WHEN "100000"=>DOUT45M<="00010011"; DOUT45B<="00011000";WHEN "100001"=>DOUT45M<="00010010"; DOUT45B<="00010111";WHEN "100010"=>DOUT45M<="00010001"; DOUT45B<="00010110";WHEN "100011"=>DOUT45M<="00010000"; DOUT45B<="00010101";WHEN "100100"=>DOUT45M<="00001001"; DOUT45B<="00010100";WHEN "100101"=>DOUT45M<="00001000"; DOUT45B<="00010011";WHEN "100110"=>DOUT45M<="00000111"; DOUT45B<="00010010";WHEN "100111"=>DOUT45M<="00000110"; DOUT45B<="00010001";WHEN "101000"=>DOUT45M<="00000101"; DOUT45B<="00010000";WHEN "101001"=>DOUT45M<="00000100"; DOUT45B<="00001001";WHEN "101010"=>DOUT45M<="00000011"; DOUT45B<="00001000";WHEN "101011"=>DOUT45M<="00000010"; DOUT45B<="00000111";WHEN "101100"=>DOUT45M<="00000001"; DOUT45B<="00000110";WHEN OTHERS=>DOUT45M<="00000000"; DOUT45B<="00000000";END CASE;END PROCESS;END ARCHITECTURE ART;（3）译码器电路：完成BCD码转换为相应数字的要求，使得在七段译码器中得到合适的显示。