处理器的外部特性

4.1.3 最小组态的引脚定义 (Interrupt Acknowledge)：中断响应信号(输出) INT A 1. CPU向外输出的中断响应信号，用于对外部设备的中断请求做出响应。
INT A 信号实际上是位于连续周期中的两个负脉冲，在每个响应周期的T2、T3和
TW状态，
INT A 均为有效。第一个负脉冲通知外设的接口，它发出的中断请求已经得到允许；外设接口收
表4-3 QS1，QS0的代码组合和对应的含义
QS1 0 0 1 1 0 1 0 1
QS0 无操作
指令队列状态信号的含义
从指令队列的第一个字节中取走代码 队列为空 从指令队列的第一个字节及后续字节中取走代码
(Bus Cycle Status)：总线周期状态信号(输出) 这3个状态信号的组合用来指示：当前总线周期所执行的操作，属于何种类型的数据传 输。在最大模式系统中配置的总线控制器8288，正是利用这3个状态信号来产生一系列控 制信号，以实现对I/O端口的读写和对存储器的读写等。
DEN 和DT/ R 分别控制8286工作和数据传送方向。系统控制线由CPU直接提供。
图4.2 8086最小工作模式的典型配置
4.1.5 最大组态的引脚定义 把MN/
MX
引脚接地，则系统就出在最大模式下。此时引脚24～31具有另外的功能含义，介绍如下。 1. QS1、QS0(Instruction Queue Status)：指令队列状态信号(输出) QS1和QS0的组合提供了总线周期前一个T状态中指令队列的状态，允许外部设备跟踪 8086内部指令队列状况。QS1和QS0的组合所对应的含义见表4-3。
M
/IO为低电平，则访问
的是存储器。
WR
。TW状态有效。
(Write)：写信号(输出) 低电平有效。当其有效时表示CPU正在对存储器或I/O端口进行写操作， 具体对谁进行写操作，有M /IO信号决定。本信号在总线周期的T2、T3
在DMA方式时，此线被浮置为高阻。 7. HOLD(Hold Request)：总线保持请求信号(输入) 当系统中CPU之外的总线主设备要求占用总线时，通过HOLD引线向CPU发出 高电平的请求信号，如果CPU允许让出总线，则在当前周期的T1状态，向HLDA 引线输出一高电平信号作为相应。同时使地址总线、数据总线和相应的控制线处 于浮空状态，则总线请求主设备取得了对总线的控制权。一旦总线使用完毕，总 线请求主设备让HOLD变为低电平。CPU检测到HOLD为低后，把HLDA也置为 低电平，CPU又夺得对总线的控制权。 8. HLDA(Hold Acknowledge)：总线保持相应信号 高电平有效。当HLDA有效时，表示CPU对总线请求主设备做出相应，用以让 出总线。
BHE
表4-2
BHE
和A0的组合对应的操作
BHE
0 0
A0
操 作
所用的数据引脚
0 1
从偶地址单元开始读写一个字 从奇地址单元或端口读写1 个字节 从奇地址开始读写1个字 从偶地址单元或端口读写1个 字节 无效
AD15～AD0 AD15～AD8 AD7～AD0
1
0
1
1
6. MN/
MX (输入)
为最小/最大模式信号，它决定8088的工作模式。将此引线接电源＋5V，则8086工作与 最小模式，若此引线接地，则8086工作在最大模式。
4.1.4 最小组态的总线形成 应用于单一的微机处理系统，CPU引脚MN/
MX
接Vcc，如图4.2所示。 图4.2中，3片8282锁存20位地址信息和
，之所以要锁存是鉴于AD15～AD0、A19～A16/S6～S3、
BHE
BHE
/S7都是分时复用线，在T1状态ALE作用下将这些信息锁存以备用，还可以 提高地址总线驱动能力。2片8286作为16位数据收发器，由CPU的控制信号
BHE
/S7(Bus High Enable/Status)：高8位数据总线允许/状态复用信号(输出) 在总线周期的第一个T状态，8086在
BHE
/S7引脚输出
BHE
信号，
表示高8位数据线D15～D8上的数据有效；在T2状态、T3状态、T4状态及TW状态，
BHE /S7引脚输出状态信号S7。
和 A0结合起来确定连接在总线上的存储器和接口，当前的数据在总线上 将以何种格式出现，见表4-2。
4.1.2 8088/8086的两种组态模式 为了尽可能适应各种各样的使用场合，在设计8088/8086 CPU芯片时，使它们可以在 两种模式下工作，即最小模式和最大模式。 概念：最小模式，就是在系统中只有8088/8086一个处理器，而所有的总线控制信号都 由8088/8086直接产生，因此系统中的总线控制电路被减到最少。 概念：最大模式，就是系统中有两个或多个微处理器，其中有一个是主处理器 8088/8086，其他的处理器称为协处理器。这时系统需要的各种控制信号多数由8288芯片 发出。 常用于和8088/8086配合的协处理器有两个，一个是数值运算协处理器8087，一个是输 入/输出协处理器8089。8087是一种专用于数值运算的处理器，它能实现多种类型的数值 操作。8089有一套专门用于输入操作的指令系统，可以直接为输入/输出设备服务，使 8088/8086不再承担这类工作。所以系统中增加协处理器8089后，会提高主处理器的效率， 尤其是在输入输出频繁的场合。 8088/8086的工作模式完全是由硬件决定的。8086的引脚信号图如图4.1所示(8088与之 类似，在此就不特别介绍了)。
处理器的外部特性
教学提示：计算机的核心是CPU也就是微处理器，微处理器是如何工作的？微处理器在工 作过程中，将发出什么样的信号？又将接收什么样的信号？各种信号之间的时序关系是怎 样的？微处理器与存储器和I/O设备的电路连接是怎样的？这些问题将在本章中得到解决。 教学要求：在本章的学习过程中，读者需要重点掌握CPU的操作时序关系，还要理解 CPU引脚的作用，很好地掌握系统总线的形成。
到第二个负脉冲后，往数据总线上放中断类型码，从而CPU便得到了有关此中断请求的详细 信息，根据中断向量而转向中断处理程序。 2. ALE(Address Letch Enable)：地址锁存允许信号(输出) 高电平有效。在任何总线周期的T1状态，ALE输出有效电平，以表示当前在地址/数据复用 总线上输出的是地址信息，地址锁存器将ALE作为锁存信号，对地址进行锁存。
：测试信号(输入)
T EST 信号为低，则结束等待状态，继续执行WAIT指令下面的指令。
9. READY：准备就绪信号(输入) 高电平有效，表示内存或I/O设备准备就绪，马上可进行一次数据传输。CPU在每个总线周期的T3状态 开始对READY信号进行采样。如果检测到READY为低电平，则在T3状态之后插入等待状态TW。在TW状 ，CPU也对READY进行采样，如READY仍为低电平，则会继续插入TW，直到READY变为高电平后，才 进入T4状态，完成数据传送过程，从而结束当前总线周期。 10. RESET(输入) 复位信号，高电平有效，复位时该信号要求维持高电平4个时钟周期，若使初次加电，则高电平信号 少要保持50μs，复位信号的到来，将立即结束CPU的当前操作，内部寄存器恢复到初始状态。 当RESET信号从高电平回到低电平时，及复位后进入重新启动时，变质型从内存FFFF0H处带式的指 ，通常在FFFF0H存放一条无条件转移指令，转移到系统程序的实际入口处。这样只要系统被复位启动， 就自动进入系统程序。 11. CLK(输入) 时钟信号，它为CPU和总线控制电路提供基准时钟，对时钟信号要求：1/3周期为高电平，2/3周期为 电平。8088的标准时钟频率为5MHz。 12. GND、VCC地线和电源 VCC为电源引线，为+5V电源。引脚为1和20为两条GND线，要求均要接地。
表4-1 S4与S3的代码组合及对应的含义
S4
S3
含 义
0
0 1 1
0
1 0 1
ห้องสมุดไป่ตู้
当前正在使用ES
当前正在使用SS 当前正在使用CS或未用任何段寄存器 当前正在使用DS
3. NMI(Non-Maskable Interrupt)：非屏蔽中断输入信号 非屏蔽中断请求信号，为一个边缘触发信号，不能用软件加以屏蔽。只要在NMI线上出现由低到 高的变化信号，则CPU就会在结束当前指令后，执行对应于中断类型号为2的非屏蔽中断处理程序。 4. INTR(Interrupt Request)：可屏蔽中断请求信号(输入) 高电平有效。CPU在执行每条指令的最后一个T状态时，去采样INTR信号，若发现有效，而中断
图4.1 8086引脚信号图 注：括号内为最大模式时的引脚名。 首先介绍一下与工作模式无关的相关引脚。
1. AD15～AD0(Address/Data)：地址/数据复用引脚(双向、三态) 采用分时的多路转换方法来实现对地址线和数据线的复用。作为复用引脚，在总线周期 的T1状态用来输出要访问的存储器或I/O端口地址，在其他状态，则用来传送数据。在 DMA方式时，这些引线被浮置为高阻状态。 2. A19/S6～A16/S3(Address/Status)：地址/状态复用引脚(输出、三态) 在总线周期的T1状态，这些引线表示为最高4位的地址线，在总线周期的其他T状态， 这些引脚用作提供状态信息，同样需要地址锁存器对T1状态出现的最高4位地址加以锁存 。 状态信息S6总是为低电平，S5反映当前中断允许标志的状态。S4与S3一起指示当前那一 个段寄存器被使用(具体内容见表4-1)。在DMA方式时，这些引线被浮置为高阻。
4.1 8086的引脚信号和总线形成
CPU是微机的核心。Intel公司设计和生产的CPU一直占据市场主流。从8086 CPU开始Intel系列的CPU采用向下兼容的策略，每一种新的CPU都对原有的系列 产品保持兼容，从而使此前的软件都能够继续运行。 4.1.1 8086的指令周期、总线周期和时钟周期 在前面的章节中，我们知道8088/8086 CPU可以执行很多指令，这些指令有的 执行时所需的时间比较长，比如MUL Word ptr[BX]指令；也有些指令执行时间很 短，比如INC AL指令。 概念：我们把指令的执行时间叫做指令周期。 指令周期是包括取指令和执行完该指令所需的全部时间。 一个指令周期通常是由若干个总线周期构成，这是因为在指令执行过程中需要 取得指令和传送数据的协调工作，就需要CPU的总线接口部件执行一个总线周期 。 概念：通过外部总线对存储器或I/O端口进行一次读/写操作的过程称为总线周 期。 在8086中，一个最基本的总线周期由4个时钟周期组成，时钟周期是CPU的基 本时间计量单位，它由计算机主频决定。如8086的主频为10MHz，一个时钟周期 就是100ns。 概念：时钟周期是系统提供给CPU的时钟信号的周期，它等于时钟信号频率的 倒数。 在一个最基本的总线周期中，常将4个时钟周期分别称为4个状态，即T1状态、 T 状态、T 状态、T 状态。
3.
DEN
R
方向。DT/R为高电平，进行数据发送，及收发器把数据送系统数据总线；而当DT/
为低电平，进行数据接收，及收发器把系统数据总线上的数据读进来了。 当CPU处与DMA方式时，此线浮空。
R
R
5
.
M /IO(Memory/Input and Output)：访问存储器或I/O端口的控制信号
(输出) 若 M /IO为高电平，则访问的是I/O端口；若
7. RD (Read)：读信号(输出)
当其有效时表示正在对存储器或I/O端口进行读操作。若
M
/IO为低电平，表示读取存储器的数据，若
M /IO为高电平，表示读取I/O端口的数据。
8. T EST 低电平有效。本信号是和等待指令WAIT结合起来使用的。当CPU执行WAIT指令时，CPU
处于等待状态，一旦检测到
/
(Data Enable)：数据允许信号(输出) 在使用8286/8287数据收发器的最小模式系统中，在存储器访问周期，I/O访问周期或中断响应周 期，此信号有效，用来作为8286/8287数据收发器的输出允许信号，即允许收发器和系统数据总线进 行数据传送。 (Data Transmit/Receive)：数据发送/接收控制信号(输出) 4. DT/ 来控制数据传送 在使用8286/8287数据收发器的最小模式系统中，用DT/