第11章DSP Builder设计规则
DSP Builder的功能和流程
电子131 XXX XXXXXX1、说明DSP Builder 的主要功能DSP Builder 是Altera 公司提供的一种DSP 系统设计工具，是Matlab/Simulink 设计工具和QuartusII 设计工具之间的一个桥梁，把Matlab/Simulink 中的ＤＳＰ系统设计转化为ＨＤＬ文件，在QuartusII 工具中实现到具体的器件中。
产生于Matlab\DSP Builder\Quartus II 流程的DSP 模块或其他功能模块可以成为单片FPGA 电路系统中的一个组成部分，担任某个局部电路的功能；通过Matlab\DSP Builder ，可以直接为Nios II 嵌入式处理器设计各类加速器，成为Nios II 系统的一个接口设备，与整个片内嵌入式系统融为一体。
DSP Builder 是一个系统级(或算法级)设计工具，它架构在多个软件工具之上，并把系统级和RTL 级两个设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势。
2、说明DSP Builder 的设计流程 Simulink 模型仿真综合(Quartus II,LeonardoSpectrum,Synplify)ATOM Netlist产生Quartus II HDL仿真(ModelSim)综合(Quartus II,LeonardoSpectrum,Synplify)Quartus II 生成编程文件(.pof,.sof)下载至硬件自动流程手动流程mdl转成vhdlMatlabSimulink建立模型第一步是在Matlab 的Simulink 环境中建立一个mdl 模型文件，调用Altera DSP Builder 和其它Simulink 库中的图形模块(Block)，构成设计框图(或称Simulink 设计模型)。
第二步是利用Simulink 强大的图形化仿真、分析功能，分析此设计模型的正确性，完成模型仿真。
DSP Builder
1.说明DSP Builder的主要功能DSP Builder在算法友好的开发环境中帮助设计人员生成DSP设计硬件表征，从而缩短了DSP设计周期。
已有的MATLAB函数和Simulink模块可以和Altera DSP Builder模块以及Altera知识产权(IP)MegaCore功能相结合，将系统级设计实现和DSP 算法开发相链接。
DSP Builder支持系统、算法和硬件设计共享一个公共开发平台。
设计人员可以使用DSP Builder模块迅速生成Simulink系统建模硬件。
DSP Builder包括比特和周期精度的Simulink模块，涵盖了算法和存储功能等基本操作。
可以使用DSP Builder模型中的MegaCore功能实现复杂功能的集成。
Altera还提供DSP Builder高级模块集，这一Simulink库实现了时序驱动的Simulink综合。
Altera MegaCore是高级参数化IP功能，例如有限冲击响应(FIR)滤波器和快速傅立叶变换(FFT)等，经过配置能够迅速方便的达到系统性能要求。
MegaCore功能支持Altera的IP评估特性，使您在购买许可之前，便可以验证功能及其时序。
Altera IP MegaStore网站上为DSP Builder和IP评估流程提供DSP IP完整介绍DSP Builder SignalCompiler模块读取由DSP Builder和MegaCore模块构建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令语言(Tcl)脚本，进行综合、硬件实施和仿真。
图示为DSP Builder设计流程。
DSP Builder是一个系统级(或算法级)设计工具，它构架在多个软件工具之上，并把系统级和RTL级两个设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势【10】。
DSP Builder依赖于Math Works公司的数学分析工具Matlab/Simulink，以Simulink的Blockset出现，可以在Simulink中进行图形化设计和仿真，同时又通过Signal Compiler可以把Matlab/Simulink的设计文件(.mdl)转成相应的硬件描述语言VHDL设计文件(.vhd),以及用于控制综合与编译的TCL脚本。
《EDA技术与Verilog HDL》PPT第3版 第11章 DSP Builder系统设计方法
11.3 DSP Builder层次化设计
11.3 DSP Builder层次化设计
11.2.6 硬件测试与硬件实现
11.4 基于DSP Builder的DDS设计
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
第11章
DSP Builder系统设计方法
11.1 MATLAB/DSP Builder及其设计流程
11.2 正弦信号发生器设计
11.2 正弦信号发生器设计
11.2.1 建立设计模型 1．打开MATLAB环境
11.2 正弦信号发生器设计
11.2.1 建立设计模型 2．建立工作库
11.2 正弦信号发生器设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-3 HIL硬件环仿真实验
实验与设计
实验11-3 HIL硬件环仿真实验
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
11.4.2 FSK调制器设计 （1）直接调频法。
（2）频率键控法。
11.4 基于DSP Builder的DDS设计
11.4.2 FSK调制器设计
11.4 基于DSP Builder的DDS设计
11.4.3 正交信号发生器设计
11.2 正弦信号发生器设计
11.2.6 硬件测试与硬件实现
DSP_Builder设计深入
KX
康芯科技
10.1 FIR数字滤波器设计
3、16阶FIR滤波器模型设计
xin模块：（Altbus） 库：Altera DSP Builder中IO & Bus库 参数“Bus Type”设为“signed Integer” 参数“Node Type”设为“Input port” 参数“number of bits”设为“9” yout模块：（Altbus） 库：Altera DSP Builder中IO & Bus库 参数“Bus Type”设为“signed Integer” 参数“Node Type”设为“Output port” 参数“number of bits”设为“20”
10.1.4 使用FIR IP Core设计FIR滤波器
KX
康芯科技
KX
1．3阶常数系数FIR滤波器设计
康芯科技
10.1.2 使用DSP Builder设计FIR滤波器
图10-1 3阶FIR滤波器结构
KX
康芯科技
10.1 FIR数字滤波器设计
10.1.2 使用DSP Builder设计FIR滤波器
1．3阶常数系数FIR滤波器设计 Chirp Signal模块：（Chirp Signal） 库：Simulink中Sources库 参数“Initial Frequency（Hz）”设为“0.1” 参数“Target time”设为“10” 参数“Frequency at target time（Hz）”设为“1” 参数“Interpret vectors parameters as 1-D”选中 Gain模块：（Gain） 库：Simulink中Math Operations库 参数“Gain”设为“127” 参数“Multiplication”设为“Element wise(K.*u)” Scope模块：（Scope） 库：simulink中sinks库 参数“Number of Axes”为“2”
基于dspbuilder的数字滤波器设计方法
基于dspbuilder的数字滤波器设计方法摘要:FPGA正在替代ASIC和PDSP用于前端数字信号处理的运算,采用FPGA进行算法运算比PDSP器件具有更高的效率,更低的成本和功耗。
文章以设计一个32阶fir滤波器为例,验证采用MATlab的DSPbuider工具可大大提高FPGA 编程效率,省去了底层代码编写时间,使设计者更专注于系统级算法的设计。
关键词:dspbuilder;FPGA;数字滤波器数字滤波器应用于修正或改变时域或频域中信号的属性,最普通的数字滤波器就是线性时间不变量(LTI)滤波器,LTI通过与输入信号相互作用经过线性卷积,表示为,其中f是滤波器的脉冲相应,x是输入信号,而y是卷积输出。
线性卷积过程的正式定义为:y[n]=x[n]※f[n]=x[k]f[n-k]=f[k]x[n-k] (1)1模块构建及仿真利用DSPbuilder进行滤波器算法设计,并进行仿真,需设置系统参数,构建信号处理模块、信号源、频谱分析及时波器等外围模块,以及仿真功能。
1.1设置系统参数在MATLAB中新建FIR_32tap_setup.m文件。
在其中设置如下:clock_freq = 100e6;sample_time = 1/clock_freq;clock_period = 1/(clock_freq*1e-9);fir_coeff = firpm(31,[0 0.1 0.2 0.5]*2,[1 1 0 0]);fir_coeff = round(fir_coeff.*(2-1));点击运行按钮,并关闭编辑器。
1.2外围激励的设计在simulink中新建FIR_32tap_ex2.mdl模块。
Sine Wave 0.33及sine wave 0.01分别产生两个正弦波信号,经过ADD模块叠加后输入Fir 32滤波器模块中进行处理,处理前的信号频谱可由input Spectrum观察,处理后的结果由scope模块显示模拟波形,频谱可由output Spectrum观察。
DSP？Builder的简介和安装方法
DSP？Builder的简介和安装方法DSP Builder的简介和安装方法如果你是正准备装DSP Builder请仔细把下面的文章看完，我相信一定会对你有帮助的，首先介绍一下DSP Builder的知识。
DSP Builder是Altera推出的一个数字信号处理(DSP)开发工具，它在Quartus Ⅱ FPGA设计环境中集成了MathWorks的Matlab和Simulink DSP开发软件。
Altera的DSP系统体系解决方案是一项具有开创性的解决方案，它将FPGA的应用领域从多通道高性能信号处理扩展到很广泛的基于主流DSP的应用，是Altera第一款基于C代码的可编程逻辑设计流程。
在Altera基于C代码的DSP设计流程中，设计者编写在Nios Ⅱ嵌入处理器上运行的C代码。
为了优化DSP算法的实现，设计者可以使用由Matlab和Simulink工具开发的专用DSP指令。
这些专用指令通过Altera的DSP Builder和SOPC Builder工具集成到可重配置的DSP设计中。
对DSP设计者而言，与以往FPGA厂商所需的传统的基于硬件描述语言(HDL)的设计相比，这种流程会更快、更容易。
除了全新的具有软件和硬件开发优势的设计流程外，Altera DSP 系统体系解决方案还引入了先进的Stratix和Stratix Ⅱ系列FPGA开发平台。
Stratix器件是Altera第一款提供嵌入式DSP块的FPGA，其中包括能够有效完成高性能DSP功能的乘法累加器(MAC)结构。
Stratix Ⅱ FPGA能够提供比Stratix器件高四倍的DSP带宽，更适合于超高性能DSP应用。
使用DSP Builder创建HDL设计需要有下面的软件支持：Matlab 6.1以上版本；Simulink5.0以上版本；Quartus Ⅱ 5.0以上版本；Synplify 7.2以上版本或LeonardoSpectrum 2002c以上版本(综合工具)；ModelSim5．5以上版本(仿真工具)。
DSP Builder设计进阶
CtrlIn
图4-6 修改Subsystem的端口
第4章
DSP Builder设计进阶
图4-7就是更改singen子系统端口名称后subsint模型
顶层原理图的显示。 Simulink的子系统的端口的增删操作也比较简单， 可以直接在子系统的图上加入或者删除输入、输出端 口。在调用该子系统模块的上层原理图上，马上就会 更改相应的子系统模块的显示。 对于生成的子系统模块，可以将其当成一般的DSP 模块来使用，允许任意复制、删除子系统模块，或者
第4章
DSP Builder设计进阶
CtrlIn模块：(Altbus)
库：Altera DSP Builder中Bus Manipulation库 参数“Bus Type”设为“Single Bit” 参数“Bus Type”设为“Input port”
Constant模块：(Constant)
库：Simulink中Source库 参数“Constant Value”设为“512”
end mac;
architecture mac_arch of mac is
begin
Q <= (a*b);
end mac_arch;
第4章
DSP Builder设计进阶
例4-1的VHDL程序是一个12×8的MAC单元的描
述，在此把它导入到DSP Builder中。先在Simulink中建 立一个新模型，命名为vhdlmac。 在 Simulink 库 管 理 器 的 Altera DSP Builder 中 的 AltBus库中，找到SubSystemBuilder模块(图4-13)，放 置在新建的vhdlmac模型窗口中。 双击vhdlmac模型窗口中的SubSystemBuilder模块， 打开SubSystem Builder对话框(见图4-14)。点击按钮，
DSPBuilder在数字信号处理中的应用_图文(精)
DSP Builder 在数字信号处理中的应用李云飞, 同晓荣(渭南师范学院计算机科学系, 陕西渭南714000摘要:目前数字信号处理(DSP 技术发展迅猛, 在电子、通信、DSP . 以往设计人员在进行DSP 系统设计时通常采用DSP 处理器或在FPG A , , 开发周期长. 本文介绍的DSP Builder 是A ltera 公司推出的一个, , 在Si m ulink 软件中完成系统集成, 然后通过, 通过综合仿真后下载到FPG A . , 这种设计流程更快、更容易.关键词:A; S OPC中图分类号:72文献标志码:A 文章编号:1009—5128(2008 02—0062—04收稿日期:2007—03—05基金项目:渭南师范学院科研基金资助项目(07YKF013作者简介:李云飞(1974— , 男, 甘肃镇原人, 渭南师范学院计算机科学系讲师.数字信号处理(DSP 技术目前广泛应用于电子信息和通信等领域. E DA 技术与FPG A 相结合的DSP 技术, 是现代电子技术发展的产物, 它有效地克服了采用DSP 处理器遇到的诸多技术瓶颈, 在许多方面显示了突出的优势, 如高速与实时性, 高可靠性, 自主知识产权化, 系统的重配置与硬件可重构性, 单片DSP 系统的可实现性以及开发技术的标准化和高效率等. 在诸如实时图像处理、3G 移动通信基站、实时工控系统、卫星导航设备等许多领域中, 基于FPG A 的DSP 解决方案有着无可比拟的优势. DSP Builder 是A ltera 公司推出的一个数字信号处理(DSP 开发工具. 它提供了QuartusII 软件和MAT LAB /Si m ulink 工具之间的接口, 通过DSP Builder 、S OPC Builder 和QuartusII 软件构筑的一套从系统算法分析到FPG A 芯片实现的完整设计平台, 使得基于FPG A 的DSP 系统设计变得比以往更快、更容易, 从而提高了设计效率.图1采用DSP Builder 的DSP 设计流程图1设计流程(1 采用DSP Builder 的DSP设计流程.在过去很长一段时间, DSP 处理器是DSP 应用系统核心器件的唯一选择. 但其硬件结构的不可改变性导致了其总线的不可改变性,而固定的数据总线宽度已成为DSP 处理器一个难以突破的瓶颈.现代大容量、高速FPG A 的出现,克服了DSP 处理器的不足. 由于FPG A 有着规整的内部逻辑块阵列和丰富的连线资源, 这些器件内部一般都内嵌有可配置的高速RA M 、P LL 、LVDS 、LVTT L 以及乘法累加器等, 有些器件甚至内嵌专用DSP 块, 所以特别适合细粒度和高并行度结构特点的数字信号处理任务. 而且其灵活的可配置特性, 2008年3月第23卷第2期渭南师范学院学报Journal of W einan Teachers UniversityM arch 2008Vol . 23No . 2使得FPG A 构成的DSP 系统非常易于修改、易于测试及硬件升级.图2DSP Builder 设计流程传统的基于FPG A 的DSP 设计通常先要通过M atlab 做系统级的算法仿真, 建立算法模型(通常使用C /C++语言或M 语言 . 然后再将系统级的算法模型通过VHDL /Verilog 语言重新描述以便进行综合、布局布线以及寄存器传输级(RT L 的仿真. 通常这一步是最费时的,需要设计人员具有非常丰富的FPG A 设计经验. 最后将设计得到的P OF 文件下载到器件中验证, 以实现最终设计. 采用这种设计流程开发人员必须一步一步地从系统级算法设计直到最终器件配置, 设计周期长、开发难度大, 行软硬件协同设计.采用A 程. ,并且为DSP 系统的软硬件分离提供了可能. 设计人员可以使用DSP Builder 和QuartusII 软件单独进行硬件设计. 使用DSP Builder 工具, 设计者可以直接将M atlab 中的算法设计转为寄存器传输级设计, 并且在Si m ulink 中自动生成RT L 测试文件. 这些文件是已经被优化的预验证RT L 输出文件, 可以直接用于QuartusII 软件进行时序仿真比较. 图1给出了A ltera DSP 设计的总体框图.由图1可以看出这种DSP 设计流程完全基于E DA 特有的自顶向下的设计流程和高速的并行算法结构. 设计人员可以从与硬件无关的系统开始, 在硬件设计的同时进行软件设计, 实现软硬件协同设计. DSP Builder 作为连接系统算法模型与实际硬件实现之间的桥梁, 使得复杂的算法模型可以迅速地在硬件上得以验证, 这是一个相互联系的过程. 设计人员可以使用DSP Builder 中的块来为Si m ulink 中的系统模型创建一个硬件, 这些块覆盖了最基本的操作, 例如运算和存储功能, 设计人员还可以使用A ltera 的I P 核来验证自己的设计. 将事先设定好的嵌入式逻辑分析仪SignalTap 和DSP 硬件系统文件一同适配并下载到FPG A 中, 然后可以在M atlab 的Si m ulink 窗口观测到通过JT AG 口, 来自SignalTap 测得的芯片中DSP 硬件模块的实时工作波形, 实现硬件仿真和调试的目的. 如有必要还可以将DSP 硬件模块通过S OPC 接口, 编辑成N i osII 嵌入式系统处理器的用户指令, 从而成为N i osII 系统的一个接口设备, 与整个片内嵌入式系统融为一体.图3DSP Builder 中设计的滤波器模型(2 DSP Builder 设计流程.・36・2008年第2期李云飞, 等:DSP Builder 在数字信号处理中的应用DSP Builder 是一个架构在多个软件之上的可把算法仿真建模与RT L 级两个设计领域连接起来的系统级设计工具. DSP Builder 以Si m ulink 中的B l ockset 形式在Si m ulink 中进行图形化设计和仿真. 通过Sig 2nal Co mp iler 把Si m ulink 的设计文件转成相应的硬件描述语言VHDL 设计文件, 以及tcl 脚本. 由于在FPG A 上设计DSP 模块的复杂性, 涉及的软件不仅仅是Si m ulink 和QuartusII . DSP Builder 针对不同情况提供了图4 F I R 滤波其仿真结果自动和手动两种设计流程. DSP Builder 设计流程如图2所示.如果采用自动流程时, 几乎可以忽略硬件的具体实现过程, 选择让DSP Builder 自动调用Qu 2artusII 等E DA 软件, 完成综合(Synthesis 、网表(AT O M Netlist 生成和QuartusII 适配, 直至在M atlab 中完成FPG A 的配置下载过程.如果采用手动流程, 设计输入外, 的E VHDL . Quar 2tusII , 也可以使用第三方工具如Synp lify Pr o 或LeonardoS pectru m. 在综合时, 可能需要对综合器进行配置或者提供综合的约束条件, 由于这个过程十分繁琐, 所以DSP Builder 的Signal Co mp iler 提供了相应的接口, 针对设计自动生成一个tcl 脚本文件与综合器相接. 综合器会综合出一个网表供下一流程使用, 主要是E D I F 网表文件或VQ M , 它们是一种参数可配置的, 并含有具体器件系列硬件特征(如逻辑宏单元LCs 、I/O单元、乘积嵌入式系统块ES B 的网表文件. QuartusII 可以利用这些AT O M 网表针对选定的具体器件进行配置, 包括布局布线、结构优化等操作, 最后产生时序仿真文件和FPG A 目标器件的编程与配置文件. 设计者可以在QuartusII 中完成对Pin 的锁定, 更改一些约束条件.图5通过DSP Builder 生成VHDL 代码・46・渭南师范学院学报第23卷(3 设计举例.使用DSP Builder 可以方便地在图形化环境中设计F I R 滤波器, 而且滤波器系数可以借助于M atlab 中的滤波器设计工具完成. 例如设计一个3阶直接I 型F I R 滤波器的模型如图3所示. h (n =(h (0 x (n +h (1 x (n -1 +h (2 x (n -2 +h (3 x (n -3 其中, h (0 =h (3 =63, h (1 =h (2 =127.由于F I R 滤波器的系数h (n 已给定, 在DSP Builder 中可以使用增益模块实现h (k 3x (n -k 的运算, 用Delay 模块来实现输入信号序列x (n 的延时. 其中Chir p 模块为一个线性调频信号发生模块, 产生0. 1Hz 到10Hz 的线性调频信号. 其仿真结果如图4所示.从仿真波形可以看出一个线性调频信号通过3阶F I R 滤波器后, 幅度发生变化, 频率越高, 幅度衰减越多. 如果仿真通过, 则可以通过如图5所示的DSP Builder 中的工具将模型自动生成代码供Quar 2tus 综合下载到FPG A 中, 完成设计.2结论DSP Builder . 利用M atlab /DSPBuilder 进行DSP 模块设计是S , Builder 设计流程的DSP 功能模块可以成为单片FPG A 电, . 如果使用Stratix 和StratixII 系列FPG A 作为开发平台, 加上各种I P 核进行设计则可以充分发挥DSP Builder 的优势. 可以预见DSP Builder 将在数字信号处理中取得广泛的应用.参考文献:[1]任爱峰, 初秀琴, 常存, 等. 基于FPG A 的嵌入式系统设计[M].西安:西安电子科技大学出版社, 2004.[2]潘松, 黄继业, 曾毓. S OPC 技术实用教程[M].北京:清华大学出版社, 2004.[3]黄智伟. FPG A 系统设计与实践[M].北京:电子工业出版社, 2005.[4]楮振勇, 齐亮, 田红心. FPG A 设计及应用(第2版 [M].西安:西安电子科技大学出版社, 2006.[5]王毅平, 张振荣. VHDL 编程与仿真[M].北京:人民邮电出版社, 2000.[责任编辑牛怀岗]Appli ca ti on of D SP Bu ilder i n D i g it a l S i gna l Processi n gL I Yun 2fei, T ONG Xiao 2r ong(Depart m ent of Computer Engineering, W einan Teachers Univeristy, W einan 714000, ChinaAbstract:The digital signal p r ocessing (DSP technol ogy has rap idly devel oped at p resent and it has widely used in electr onic, communicati on and airs pace . DSP designers usually adop te DSP p r ocess or or hardware describe language (HDL at FPG A in their design several years ago . The paper briefly intr oduces DSP Builder that is a DSP devel op t ool, which can all ow designers comp leting algorith m design inM atlab and syste m integrati on in Si m ulink, finally making HDL file used in Quartus II by Signal Comp iler bl ock . DSP designers can use the HDL file t o accomp lish their design thr ough synthesis si m ulati on and downl oad in FPG A. The design fl ow is faster and si m p ler compared with design based on HDL.Key words:signal p r ocessing; si m ulati on; DSP; FPG A; VHDL; S OPC ・56・2008年第2期李云飞, 等:DSP Builder 在数字信号处理中的应用。
基于DSP Builder数字滤波器的设计与实现毕业设计
摘要数字滤波器是现代数字信号处理系统的重要组成部分之一，具有模拟滤波器所无法替代的新特性，因此在通信、语音与图像处理、自动控制等领域有着广泛的应用，它对于降低噪声、提高信噪比及信号的频谱纯度等方面有着重要的意义。
数字滤波器根据单位脉冲响应的不同，可分为FIR(有限长脉冲响应)滤波器和IIR(无限长脉冲响应)滤波器，FIR的优点在于具有良好的相位特性，IIR的优点在于具有良好的幅频特性，可以根据不同的系统性能要求选择不同的滤波器。
目前滤波器的主要实现方法有三种，分别是：单片通用数字滤波器集成电路、采用DSP器件和FPGA(现场可编程门阵列)器件。
本文采用FPGA器件来实现滤波器的设计，在实现方法上先用MATLAB/Simulink工具箱建立滤波器模型，然后用SignalCompiler把Simulink的模型文件(后缀是.mdl)转化为硬件描述语言VHDL文件，最后利用QuartusII完成滤波器的仿真、配置、编译和下载。
本文最后用实例介绍了FIR数字滤波器和IIR数字滤波器的实现过程。
关键词：数字滤波器通信集成电路 DSP FPGAAbstractDigital filter is a digital signal processing system is one of the important component, analog filters cannot be replaced by the new characteristic, therefore in the communication, speech and image processing, automatic control and other fields have a wide range of applications, it can reduce noise, improve the signal to noise ratio and signal spectrum purity has important significance. Digital filter according to unit impulse response of different, can be divided into FIR ( finite impulse response filter ) and IIR ( infinite impulse response ) filter, FIR have the advantages of good phase characteristics, IIR have the advantages of good amplitude-frequency characteristics, according to different system performance requirements of different filter. The filter main realizing methods has three kinds, respectively is: the monolithic integrated circuit, digital filter with DSP device and FPGA ( field programmable gate array ) device. This paper uses FPGA to realize filter design, the realization method on the first MA TLAB / Simulink toolbox to establish filter model, then use SignalCompiler the Simulink model file ( the suffix is . MDL ) into the VHDL hardware description language file, finally using QuartusII complete filter simulation, configure, compile and download. Finally, examples of the FIR digital filter and IIR digital filter implementation process.Keywords: digital filter communication integrated circuit DSP FPGA目录1．绪论 (1)1.1研究背景 (1)1.2研究现状 (1)1.3本课题研究内容方法 (3)2．相关知识简介 (5)2.1 数字滤波器概述 (5)2.1.1 数字滤波器的定义 (5)2.1.2 数字滤波器的分类 (6)2.1.3 FIR和IIR数字滤波器的比较 (6)2.1.4 数字滤波器的设计要求和方法 (8)2.2 设计软件简介 (9)2.3 软件安装问题 (10)3．数字滤波器的总体设计方案 (12)3.1 FIR和IIR设计方法概述 (12)3.2 滤波器设计方法比较 (12)4． FIR设计实例 (16)4.1 FIR数字滤波器原理 (16)4.2 16阶FIR滤波器 (16)5． IIR设计实例 (27)5.1 IIR数字滤波器原理 (27)5.2 使用DSP B UILDER设计IIR滤波器 (30)5.2.1 4阶直接Ⅱ型IIR滤波器设计 (30)5.2.2 4阶级联型IIR滤波器设计 (32)6．总结 (38)参考文献 (40)致谢 (41)1．绪论1.1 研究背景当今，数字信号处理（DSP：Digtal Signal Processing）技术正飞速发展，它不但自成一门学科，更是以不同形式影响和渗透到其他学科：它与国民经济息息相关，与国防建设紧密相连；它影响或改变着我们的生产、生活方式，因此受到人们普遍的关注。
现代DSP技术课件dspbuilder设计一至四章
第1 章
概述
为了满足 DSP 技术领域中的各种需求以及顺应
DSP市场的发展，DSP应用系统的实现方式和目标器件 的品种类型、结构特点乃至开发技术本身都经历着不 断的改善和变革。 1.1.1 常用DSP应用器件及其性能特点 如前所述， DSP 作为数字信号的算法的实现方案 有多种，对于不同的应用领域、适用范围和指标要求， 可以选用不同的解决方案和 DSP 系统的实现器件。目
第1 章
概述
现代大容量、高速度的FPGA的出现，克服了上述 方案的诸多不足。在这些FPGA中，一般都内嵌有可配 置的高速 RAM 、 PLL 、 LVDS 、 LVTTL 以及硬件乘法 累加器等DSP模块。用FPGA来实现数字信号处理可以 很好地解决并行性和速度问题，而且其灵活的可配置 特性，使得FPGA构成的DSP系统非常易于修改、易于 测试及硬件升级。
第1 章
概述
1.1 DSP实现方案及设计流程
不断发展的数字信号处理(DSP，Digital Signal Processing)技术迅速地扩展到了其应用领域，如3 G移 动通信、网络会议、多媒体系统、雷达卫星系统、医 学仪器、实时图像识别与处理、联合战术无线电系统、 智能基站，以及民用电器等。所有这一切在功能实现、 性能指标与成本方面都在不断增加其要求。
第1 章
概述
在利用FPGA进行DSP系统的开发应用上，已有了
全新的设计工具和设计流程。DSP Builder就是Altera公 司推出的一个面向DSP开发的系统级工具。它是作为 MATLAB的一个Simulink工具箱(ToolBox)出现的。 MATLAB是功能强大的数学分析工具，广泛应用于科 学计算和工程计算，可以进行复杂的数字信号处理系 统的建模、参数估计、性能分析。Simulink是 MATLAB的一个组成部分，用于图形化建模仿真。
DSP Builder用户指南(中文)
DSP Builder 6.0 用户指南1.关于 DSP Builder特性⏹DSP Builder支持以下特性：把MathWorks MATLAB(信号处理工具箱和滤波设计工具箱)和Simulink软件与Altera公司的Quartus II软件连接。
⏹支持以下ALTERA 器件系列：●Stratix®,Stratix GX,Stratix II和Stratix II GX器件●Cyclone和Cyclone II器件●APEX™II，APEX 20KC和APEX 20KE器件●Mercury™器件●ACEX®1K器件●FLEX 10K®和FLEX®6000器件⏹使用Altera DSP开发板快速建立样机。
⏹支持SignalTap®II逻辑分析仪，探测来自DSP上Altera器件嵌入式信号分析仪和把数据转入到MATLAB工作空间，以利用可视化分析。
⏹在AltLib库中支持的HDL转入模块：●VHDL或Verilog HDL设计授权转入●转入在Quartus工程文件中的HDL⏹回路中的硬件模块(HIL)能够使FPGA硬件在Simulink(AltLab library)中加速二次模拟。
⏹在SOPC Builder Link Library中的Avalon Blockset包括了你能用于建立一些定制逻辑的模块，这些定制逻辑和Nios II以及其它的SOPC Builder设计一起工作。
●低级Avalon和辅Avalon接口模块●Avalon Read FIFO和Avalon Write FIFO捆绑模块●全部Avalon模块是用户可以配置的●分离的模块可用来支持Avalon端口●将Avalon接口拖拉进DSP Builder设计模块中，你能建立任何的Avalon SOPC元件●根据Simulink中的仿真，你能验证Avalon接口，用生成的HDL和PTF文件把你的设计输出到SOPE Builder⏹包括状态机模块。
现代DSP技术课件dspbuilder设计十至十四章
第10章
编码与译码
伪随机序列广泛应用于这类加扰、解扰操作中。下
面以一类伪随机序列——m序列为例，用DSP Builder 构建一个伪随机序列发生器。 10.1.1 m序列 m序列即最长线性反馈移位寄存器序列，是一种比
较常见的伪随机序列发生器，可由线性反馈寄存器
(Linear Feedback Shift Registers，LFSR)来产生。如图 10-1所示。
对于RS码的编码器，可以用带反馈的移位寄存器来 实现，不过实现起来比较复杂。Altera为RS码提供了IP Core——RS Compiler 来简化RS编码/译码器的设计。 RS Compiler除了可在Quartus II中使用外，还可与DSP Builder配合使用(见图10-9)。
第10章
第10章
编码与译码
图10-10 选择类型为RS的编码器
第10章
编码与译码
图10-11 确定参数
第10章
编码与译码
10.3.3 使用IP Core设计RS译码器
RS Compiler这个核也可以设计RS译码器。同设计 RS编码器时一样调用RS Compiler，选择类型为 “Decoder”的译码器，见图10-12所示。 接着的参数设置与RS编码器相同，这里不再赘述。
第11章
DSP Builder设计规则
11.1 位宽设计规则
在设计中，必须根据具体情况规定输入和输出数据 口的位宽，即源端口与目标端口的数据位宽。一旦确 定了输入端的数据位宽，SignalCompiler 就会通过各中 间模块把数据位宽从源端口向目标端口传递。在一定 条件下，设计者也可以对所通过的各模块中的数据位 宽作一定的设定。例如，在第三章中介绍的调幅设计 中，Sinln和SinDelay模块的位宽是16，所以 SignalCompiler 就自动将这16位宽的数据类型赋予了中 间模块Delay。
DSP Builder设计初步资料
23
9.2 正弦信号发生器设计
2、添加波形观察模块
K 康芯科技 X
24
图9-18 Scope初始显示
9.2 正弦信号发生器设计
3、Scope参数设置
K 康芯科技 X
25
图9-19 设置Scope参数
9.2 正弦信号发生器设计
3、Scope参数设置
K 康芯科技 X
图9-20 sinout全图
26
图9-13 设置SinCtrl
18
9.2 正弦信号发生器设计
10、放置端口SinCtrl
K 康芯科技 X
图9-13 设置SinCtrl
19
9.2 正弦信号发生器设计
11、放置Product模块
K 康芯科技 X
图9-14 设置乘法单元
20
9.2 正弦信号发生器设计
12. 放置输出端口SinOut
7. 设置IncCount
K 康芯科技 X
图9-10 LUT模块
14
9.2 正弦信号发生器设计
8、放置正弦查找表（SinLUT）
K 康芯科技 X
127*sin[0:2*pi/2^6]:2*pi]) 127*sin[0:2*pi/2^8]:2*pi])
9-1 9-2
511*sin[0:2*pi/2^6]:2*pi]) + 512
5、启动仿真
K 康芯科技 X
图9-24 有符号输出波形（系统级仿真 ）
30
9.2 正弦信号发生器设计
5、启动仿真
K 康芯科技 X
图9-25 无符号输出波形（系统级仿真）
31
9.2 正弦信号发生器设计
6、设计成无符号数据输出
K 康芯科技 X
第11章 DSP Builder设计规则
第11章 DSP Builder设计规则 章 设计规则
11.1 位宽设计规则 11.2 频率设计规则 11.3 DSP Builder设计的取名规则 设计的取名规则 11.4 定点数据下标说明 11.5 在SBF中二进制小数点的位置 中二进制小数点的位置 11.6 GoTo和From模块的支持特性 和 模块的支持特性
Builder设计规则 第11章 DSP Builder设计规则 11章
示例Single Clock Delay的RTL电路图 图11-6 示例 的 电路图
Builder设计规则 第11章 DSP Builder设计规则 11章
11.2.2 多时钟设计 如果设计系统中包含了来自Rate change库中的锁相 环模块PLL，DSP Builder模块就将根据PLL输出时钟组 中的某一时钟的上升沿来工作。图11-7是一个多时钟 Delay设计系统实例，该例含多时钟支持电路。 对于含有PLL的系统，DSP Builder 将Simulink中 PLL DSP Simulink PLL模块映射到硬件器件中的PLL核，即在设计模块中 使用PLL的条件是目标器件中必须含PLL核。支持PLL 模块设计的目标器件系列有：Stratix系列(支持6个输出 时钟)和Cyclone系列(支持6个输出时钟)。
Builder设计规则 第11章 DSP Builder设计规则 11章
此外，SignalCompiler对于每一个DSP Builder的HDL 子系统模块产生一个单独的VHDL文件，而这些文件 都有独立的实体和结构体。DSP Builder产生的VHDL 文件中的实体名位置具有全局性，所以，所有的r设计规则 第11章 DSP Builder设计规则 11章
基于DSP Builder的DDS设计
目录第一章绪论 (1)1.1 引言 (1)1.2 频率合成的概念及其发展 (1)1.3 Matlab/Dsp builder简介 (4)1.4 Modelsim仿真软件 (7)1.5 论文研究内容和目的 (8)第二章软件设计 (9)2.1 Simulink模型仿真 (9)2.2 QuartusⅡ的功能及应用 (10)2.3使用QuartusII实现时序仿真 (17)2.4 DSP Builder层次化设计 (18)第三章 DDS的理论性能分析 (19)3.1 DDS的基本原理 (19)3.2 理论计算 (20)3.3 用DSPBuilder设计DDS (21)结论 (26)参考文献 (27)致谢 (28)摘要直接数字频率合成技术（DDS）在数字通信系统中被广泛采用。
DSP Builder是Altera公司推出的一个面向DSP开发的系统级工具，本论文是在研究直接数字频率合成技术基本原理的基础上 ,利用 DSPBuilder对直接数字频率合成器进行算法级建模和硬件实现，而将QuartusⅡ作为底层设计工具置于后台，从而最大程度地发挥了这三种工具的优势。
本设计采用DSP Builder作为Simulink中的一个工具箱，使得用FPGA设计DSP系统完全可以通过Simulink的图形化界面进行，并给出了设计过程和仿真，直到把设计文件下载到FPGA中实现硬件。
关键词:直接数字频率合成DSPBuilder Simulink QuartusII FPGAABSTRACTDirect Digital Synthesis Technology (DDS) in digital communications systems that are widely used. DSP Builder is Altera has introduced a DSP-oriented development of system-level tools, in this paper is on Direct Digital Synthesis technology on the basis of basic principles, using DSPBuilder on Direct Digital Synthesis for algorithm-level modeling and hardware, And will Quartus Ⅱ design tools at the bottom as a background to maximize the advantages of these three tools. This design uses a DSP Builder Simulink in a tool box, making DSP with FPGA design system is entirely possible through the Simulink graphical interface, and gives the design process and simulation, until the design documents downloaded to the FPGA to achieve hardware.Key words: Direct Digital Synthesis DSPBuilder Simulink QuartusII FPGA第一章绪论1.1 引言1971年，美国学者J.Tierney等人撰写的“A Digital Frequency Synthesizer”-首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新合成原理。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第11章
DSP Builder设计规则
应该注意，每一个DSP Builder模块都有自身的设计
规则。在每一模块的使用说明中都包含了其位宽增长 的规则。DSP Builder具有双位字类型，这种类型能支 持的最大数据位宽是51位。如果希望位宽超过51位， 则必须将数据总线分成多套，每套都不超过51位。如 11-1所示的是一个60位加法器设计系统，分成了两个 30位总线。
产生的<file-name>pll.vhd文件，从而在VHDL的顶层设
计中对PLL作必要的修改。
第11章
DSP Builder设计规则
11.3 DSP Builder设计的取名规则
DSP Builder模块的命名必须遵循VHDL的命名规则。 以下的一些规则是必须遵循的： (1) 必须注意大小写的一致性，但模块名的大小写不一 致是没有关系的，例如实体名Mydesign与MYDESIGN是 相同的。
11.1 位宽设计规则
在设计中，必须根据具体情况规定输入和输出数据 口的位宽，即源端口与目标端口的数据位宽。一旦确 定了输入端的数据位宽，SignalCompiler就会通过各中 间模块把数据位宽从源端口向目标端口传递。在一定 条件下，设计者也可以对所通过的各模块中的数据位 宽作一定的设定。例如，在第三章中介绍的调幅设计 中 ， Sinln 和 SinDelay 模 块 的 位 宽 是 16 ， 所 以 SignalCompiler就自动将这16位宽的数据类型赋予了中 间模块Delay。
无符号二 进制整数
[L]，是无符号总线的 位数
单 个 二 进 制位
取值1或0 的整数
[1]
Simulink 单 一 位 信 号 对 应 VHDL的STD_LOGIC
第11章
DSP Builder设计规则
图11-10是几种下标情况对应的不同数据类型的数据
比较，其中有8位有符号二进制小数、有符号二进制数， 以及无符号二进制数的示例。
第11章
DSP Builder设计规则
符号位 7 6 5 4 3 2 1 0
(a) [4].[4]的有符号二进制小数下标 符号位 7 6 5 4 3 2 1 0
(b) [8]的8位有符号二进制整数下标 符号位 7 6 5 4 3 2 1 0
(c) [8]的8位无符号二进制整数下标
图11-10 数据格式比较
如图11-4所示，可以使用Sample time编辑窗来设置正 弦波模块的工作频率。
第11章
DSP Builder设计规则
图11-4 正弦波模块参数设置
第11章
DSP Builder设计规则
在图11-3的设计中，使用的是单一时钟，这里
DSP Builder没有使用PLL模块，所以所有的DSP Builder模块的采样周期都是相同的，并且，如果已打 开了仿真参数中的采样时间色彩显示控制，则这些模 块都以相同颜色显示。在此图中(仿真设计文件为 SingleClock delay.mdl)，Sine Wave a 和Sine Wave b模 块的时间值都设定在le-6，即1000 ns。 如果使用SignalCompiler将此项设计转换成RTL硬
第11章
DSP Builder设计规则
第11章 DSP Builder设计规则
11.1 位宽设计规则 11.2 频率设计规则
11.3 DSP Builder设计的取名规则
11.4 定点数据下标说明
11.5 在SBF中二进制小数点的位置
11.6 GoTo和From模块的支持特性
第11章
DSP Builder设计规则
第11章
DSP Builder设计规则
图11-1 两套总线方式的60位硬件加法器
第11章
DSP Builder设计规则
11.2 频率设计规则
11.2.1 单时钟设计规则 如果一项设计中不包含来自Rate Change库的锁相环 模块PLL，则在Simulink设计转换成硬件系统的过程中， DSP Builder将使用同步设计规则，即在设计系统中的 所有DSP Builder时序模块，如Delay模块，都以单一时
钟的上升沿同步工作，这个时钟频率即为整个系统的
采样频率。
第11章
DSP Builder设计规则
然而需要注意的是，对于这些同步时序的模块，其时
钟引脚都不会直接显示在Simulink设计图上，但当 SignalCompiler将设计系统转化为VHDL文件时，才自
动地把时序模块的时钟引脚都连在一起，并与系统的
中被忽略掉。
第11章
DSP Builder设计规则
此外，SignalCompiler对于每一个DSP Builder的HDL
子系统模块产生一个单独的VHDL文件，而这些文件 都有独立的实体和结构体。DSP Builder产生的VHDL
文件中的实体名位置具有全局性，所以，所有的子系
统名必须是唯一的。
件电路描述，其设计报告将包括诸如位宽、仿真采样
时钟周期值，以及可能的出错信息等(如图11-5所示)。
第11章
DSP Builder设计规则
图11-5 仿真报告
第11章
DSP Builder设计规则
图11-6是此项设计的RTL电路图，是由
LeonardoSpectrum综合器输出的。由图可见，时序模块 Delay a和Delay b由单一clock提供时钟。
第11章
DSP Builder设计规则
11.4 定点数据下标说明
在将Simulink文件向VHDL文件转化中，对数据的定 点标注的说明可见表11-1所述。
第11章
DSP Builder设计规则
表11-1 数据下标说明
数值 类型
说 明
下 标
Simulink向VHDL的映射 结果
SBF
有符号二 进制小数
的DSP Builder编译中，如果发现模块仿真时钟周期与
PLL的输出时钟周期不符，将在报告中给出警告。 图11-9是LeonardoSpectroum综合器产生的此设计 系统的RTL电路，从中可以看出Delay a和Delay b模块 分别工作在两个PLL输出时钟上，其中clock是PLL的参 考时钟。
第11章
DSP Builder设计规则
图11-6 示例Single Clock Delay的RTL电路图
第11章
DSP Builder设计规则
11.2.2 多时钟设计
如果设计系统中包含了来自Rate change库中的锁相 环模块PLL，DSP Builder模块就将根据PLL输出时钟组 中的某一时钟的上升沿来工作。图11-7是一个多时钟 Delay设计系统实例，该例含多时钟支持电路。 对于含有PLL的系统，DSP Builder 将Simulink中 PLL模块映射到硬件器件中的PLL核，即在设计模块中 使用PLL的条件是目标器件中必须含PLL核。支持PLL
[L].[R]，其中：[L]表 示二进制小数点左侧 数的位数，左侧最高 位是符号位；[R]是小 数点右侧数的位数
Simulink SBF数据类型信 号 A[L].[R] 对 应 VHDL 的 STD_LOGIC_VECTOR ({L+R-1} DOWNTO 0)
第11章
DSP Builder设计规则
第11章
DSP Builder设计规则
图11-7 多时钟设计系统
第11章
DSP Builder设计规则
图11-8 PLL设置
第11章
DSP Builder设计规则
DSP Builder将系统转化为RTL电路后，将产生一个
报告文件，该报告将列出系统中所有DSP Builder模块 的数据位宽和仿真采样时钟周期。在多时钟设计系统
(2) 不要使用VHDL的关键词来命名DSP Builder模块。
第11章
DSP Builder设计规则
(3) 注意不要使用非法文字，特别是VHDL的实体名
只能包含Q～Z，0～9，以及下划线( _ )。 (4) 模块名的起始文字必须是字母a～z，因为VHDL 的实体名是不允许以英语字母以外的任何字符作为首 字符的。 (5) 不允许连续使用两个下划线“_ _”，因为这在 VHDL中是非法的。 (6) 模块文件名中的空格将在SignalCompiler的编译
模块设计的目标器件系列有：Stratix系列(支持6个输出
时钟)和Cyclone系列(支持6个输出时钟)。
第11章
DSP Builder设计规则
图11-7的设计显示的是PLL模块的配置情况。其中 PLL输出时钟pllclock1设定为1000 ns，而pllclock2设定 为100 ns，这可由多种方法来设置。图中数据路径A工 作在pllclock1上，而数据路径B工作在pllclock2上。据 此 ， 可 以 在 Sample Time 编 辑 窗 中 设 置 pllclock1 和 pllclock2，分别为le-6和le-7(图11-8)。
第11章
DSP Builder设计规则
(1) 用鼠标右键击该模块；
(2) 选中弹出菜单中的“Block Parameters”项； (3) 在“S-Function”栏键入所希望的时钟周期 (默认为1)； (4) 点击“OK”，保存所设数据，并关闭之。 如果某一模块具有来自多个模块的不同频率的时钟驱动，
第11章
DSP Builder设计规则
图11-9 多时钟设计系统的RTL电路
第11章
DSP Builder设计规则
11.2.3 使用PLL的高级特性 要想使用PLL的高级特性，可以通过对DSP Builder 模块的设置来实现，这些设置支持对PLL分频与倍频 因子的设定。此外如果希望改变PLL时钟信号的其它 特性，如相移，占空比等，都可以编辑SignalCompiler