全定制集成电路设计流程
最新模拟集成电路设计流程课件
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2021/1/15
保存当前 所设定的 模拟所用 到的各种
参数
加载已 经保存 的状态
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一些显 示选项 的设置
重置
analog artist。 相当于 重新打 开一个 模拟窗
ac（交流分析）是 分析电路性能随着 运行频率变化而变
化的仿真。
既可以对频率进行 扫描也可以在某个 频率下进行对其它
变量的扫描。
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其它有关的菜单项
Outputs/Setup
当然我们需要输出的有时不仅仅是电流、电压，还有一 些更高级的。比如说：带宽、增益等需要计算的值，这时 我们可以在Outputs/setup中设定其名称和表达式。在运行 模拟之后，这些输出将会很直观的显示出来。
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编辑完成的电路图
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一些快捷键
以下是一些常用的快捷键： i 添加元件，即打开添加元件的窗口； [ 缩小两倍； ] 扩大两倍； w 连线（细线）； f 全图显示； p 查看元件属性； m 整体移动（带连接关系）； shift+m 移动（不带连接关系）。
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生成symbol
进入“Virtuoso Schematic Editing： mylib nand2 schematic”窗口。
Design -> Create Cellview->From Cellview
IC设计与制造流程
33
IC 制造流程
<16> 修正和定型（分离和铸型） 把芯片和FRAME 导线分离，使芯片外部 的导线形成一定的形状。
34
IC 制造流程
<17> 老化（温度电压）测试 在提高环境温度和芯片工作电压的情况下 模拟芯片的老化过程，以去除发生早期故障 的产品.
25
IC 制造流程
<9> 磨平（CMP） 将WAFER 表面磨平。重复<5> 到<9>， 在WAFER 上形成所需的各类器件
26
IC 制造流程
<10> 形成电极 把铝注入WAFER 表面的相应位置， 形成电极。
27
IC 制造流程
<11>WAFER 测试 对WAFER 进行测试，把不合格的 芯片标记出来
Ø 数字集成电路：主要是针对数字信号处理的 模块。如：计算机里的2近制、8近制、10近 制、16近制的数据进行处理的集成模块。
两者最主要的区别是：模拟集成电路信号是连续的， 数字集成电路信号是非连续的。
4
→ IC基础知识
双极型和单极型的区别
Ø 双极型集成电路是: 由NPN或PNP型晶体管组成。由 于电路中载流子有电子和空穴两种极性，因此取名为 双极型集成电路，就是人们平时说的TTL集成电路。
按其功能 按导电类型 按集成度高低 按其制作工艺
模拟集成电路 数字集成电路 双极型集成电路 单极型集成电路
小规模 中规模 大规模 超大规模 半导体集成电路 膜集成电路 混合集成电路
ห้องสมุดไป่ตู้
3
→ IC基础知识
Ø 模拟集成电路：主要是针对模拟信号处理的 模块。如：话筒里的声音信号，电视信号和 VCD输出的图象信号、温度采集的模拟信号 和其它模拟量的信号处理的集成模块。
全定制 版图设计
描述 金属宽度 金属间距
尺寸 2.5 2.0
目的与作用 保证铝线的良好电导
防止铝条短路
Pad层的设计规则
编号 6.1 6.2 6.3 6.4
描述
尺寸
最小焊盘大小90Βιβλιοθήκη 最小焊盘边间距80
最小金属覆盖焊盘
6.0
焊盘外到有源区最 25.0 小距离
目的与作用 封装、邦定需要 防止信号之间串扰 保证良好接触 提高可靠性需要
一个反相器部分设计规则
2.电学设计规则
• 电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。 • 不同的工艺线和工艺流程，电学参数有所不同。 • 描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。 • 几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。
• 描述几何设计规则的方法：微米规则和λ规则。
层次
把设计过程抽象成若干易于处理的概念 性版图层次，这些层次代表线路转换成硅 芯片时所必需的掩模图形。
下面以某种N阱的硅栅工艺为例分别 介绍层次的概念
NWELL硅栅的层次标示
层次表示
NWELL Locos Poly Contact Metal Pad
库名定义为mydesign，然后连接到0.18的库中
新建一个cell，用来制作反相器
利用Add-instance添加元件，添加一个pmos
修改长度为350nm，宽为1um
同样生成一个nmos，长350nm，宽500nm
生成以后进行连线，添加IO口之后得到如下图
进入XL进行编辑
在virtuoso中使用gen from source命令生成器件， IO口修改为第一层金属，然后apply
CADENCE全定制IC设计流程
CADENCE全定制IC设计流程CADENCE是一种广泛应用于集成电路（IC）设计的软件工具。
它提供了完整的设计流程和工具，用于设计、验证和制造IC芯片。
在基于CADENCE的全定制IC设计流程中，在IC设计的每个阶段都使用到了CADENCE工具套件，包括电路和物理设计工具、模拟和数字仿真工具、布图工具以及物理验证工具等。
下面是使用CADENCE进行全定制IC设计的一般流程：1.设计需求分析：根据所需的功能和性能需求，进行设计需求分析。
这包括确定电路拓扑结构、电路规范和性能指标等。
2. 电路设计：使用CADENCE中的Schematic设计工具，绘制电路原理图。
根据设计需求，选择合适的电子元件并进行电路布线。
使用CADENCE的仿真工具，验证电路的功能和性能。
3.物理设计：将电路原理图转换为布局图。
使用CADENCE的布局工具，在设计规范的限制下进行器件布局和连线布线。
这包括选择合适的器件大小和排列方式，以优化电路性能和功耗。
4.物理验证：使用CADENCE的物理验证工具，对电路布局进行验证。
这包括电路的电性能分析、功耗分析、时序等效验证以及电磁兼容性分析等。
根据验证结果进行布局优化和改进。
5.交互测试：将设计与其他模块和子系统进行集成测试。
使用CADENCE的模拟工具和数字仿真工具，对整个系统进行功能验证和性能评估。
7.物理制造：通过CADENCE的布局生成工具，生成用于物理制造的设计数据库文件。
这包括物理制造规则检查、填充、光刻掩膜生成等。
8.物理验证：使用CADENCE的物理验证工具，对物理制造的设计进行验证。
这包括工艺模拟、功耗分析、封装和信号完整性分析等。
9.物理制造：将设计数据库文件发送给制造厂商进行实际制造。
这包括掩膜制造、芯片加工、封装和测试等。
10.性能评估：对实际制造的芯片进行性能评估和测试。
使用CADENCE的集成测试工具，进行功能测试、速度测试和功耗测试等。
11.系统集成：将IC芯片集成到目标系统中，并进行系统级测试和验证。
《集成电路版图设计》(第二章)PPT课件
方式二：选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口：
✓ nwell是N 阱，PMOS管做在N阱中； ✓ ndiff是N型扩散区，也叫N型有源区（active），用来做NMOS管； ✓ pdiff是P型扩散区，也叫P型有源区，用来做PMOS管； ✓ nimp是N型扩散区注入层； ✓ pimp是P型扩散区注入层； ✓ poly是多晶层，主要用来做管子的栅极； ✓ cont是接触孔contact； ✓ metal1是一铝层； ✓ via1是一铝层和二铝层之间的连接孔，称为通孔； ✓ metal2是二铝层； ✓ pad是压焊点所在的层； ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长 比设置原则— —最常见宽长 比的设置（续）
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备（续）
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口：
集成电路设计与制造的主要流程
版图设计过程
版图设计过程 大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor planning)工具 布局布线工具（place&route） 布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布 （3）全人工版图设计：人工布图规划，提取单元， 人工布局布线（由底向上： 小功能块到大功能块）
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电路实现（包括满足电路性能要求的电路结构和元件参数)：调用单元库完成； 没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。由此可形成用户自己的单元库
01
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设计规则 IC设计与工艺制备之间的接口 制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率 什么是设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
版图几何设计规则和
电学规则检查
网表一致性检
查和后仿真
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IC设计流程视具体系统而定 随着 IC CAD系统的发展，IC设计更侧重系统设计 正向设计，逆向设计 SoC: IP（Intelligent Proprietary） 库(优化设计) 软核：行为级描述 firm IP: 门级 hard IP:版图级， D/A A/D DRAM，优化的深亚微米电路等 IC设计与电路制备相对独立的新模式 Foundry的出现
集成电路设计与制造的主要流程框架(PPT 48张)
第四阶段：时序验证与版图设计 任务：静态时序分析从整个电路中提取出所有 时序路径，然后通过计算信号沿在路径上的延 迟传播，找出违背时序约束的错误(主要是 SetupTime 和 HoldTime),与激励无关。在深亚 微米工艺中，因为电路连线延迟大于单元延迟， 通常预布局布线反复较多，要多次调整布局方 案，对布局布线有指导意义。 流程：预布局布线(SDF文件)--网表仿真(带延时 文件)--静态时序分析--布局布线--参数提取-SDF文件--后仿真--静态时序分析--测试向量生 成。
第一阶段：项目策划 任务：形成项目任务书 (项目进度，周期管理等)。流 程：市场需求--调研--可行性研究--论证--决策--任务 书。 第二阶段：总体设计 任务：确定设计对象和目标，进一步明确芯片功能、 内外部性能要求，参数指标，论证各种可行方案，选 择最佳方式，加工厂家，工艺水准。 流程：需求分析--系统方案--系统设计--系统仿真。 输出：系统规范化说明(System Specification)：包括系 统功能,性能,物理尺寸,设计模式,制造工艺,设计周期, 设计费用等等.
流程：逻辑设计--子功能分解--详细时序框图--分块 逻辑仿真--电路设计(算法的行为级，RTL级描述)-功能仿真--综合(加时序约束和设计库)--电路网表-网表仿真。 输出： 功能设计(Function Design)：将系统功能的实现方案 设计出来.通常是给出系统的时序图及各子模块之 间的数据流图。 逻辑设计(Logic Design)：这一步是将系统功能结构 化.通常以文本(Verilog HDL 或VHDL),原理图,逻辑 图表示设计结果,有时也采用布尔表达式来表示设 计结果。 电路设计(Circuit Design)：电路设计是将逻辑设计表 达式转换成电路实现。
集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
asic 芯片
asic 芯片ASIC芯片（Application-Specific Integrated Circuit）是一类专用集成电路芯片，也称为定制芯片。
相比于通用集成电路（如处理器、存储器等），ASIC芯片是根据特定的应用需求而设计的，因此能够提供更高的性能和更低的功耗。
ASIC芯片在各个领域都得到广泛应用，包括通信、计算机、工业控制、汽车、医疗等。
下面将从设计流程、应用案例和未来发展趋势三个方面来介绍ASIC芯片。
首先是ASIC芯片的设计流程。
ASIC芯片的设计是一个复杂的过程，通常分为前端设计和后端设计两个阶段。
前端设计主要包括功能设计、电路设计和逻辑验证。
功能设计是根据需求规格书确定芯片的功能模块和接口，并进行功能分析；电路设计则是根据功能要求，设计电路的结构和参数，如时钟、存储器、逻辑门等；逻辑验证是通过仿真和验证工具对设计进行全面测试，以确保功能的正确性。
后端设计主要包括物理设计、布局设计和版图设计。
物理设计是将逻辑电路映射到实际的物理器件，进行数电转换、时序优化等操作；布局设计则是确定各个电路模块的位置和相互连接方式；版图设计则是将布局设计结果转化为最终的芯片版图。
完成设计后，还需要进行流片和封装测试。
流片是指将版图发送给芯片制造企业，进行样片生产；封装测试则是将芯片封装为最终的芯片模块，并经过各种测试和验收，确保芯片的可靠性和稳定性。
其次是ASIC芯片的应用案例。
ASIC芯片广泛应用于各个领域，以下以通信和计算机领域为例介绍两个典型的应用案例。
在通信领域，ASIC芯片被广泛用于移动通信设备中，如手机、路由器和基站等。
它们能够提供高效的信号处理、数据传输和接口控制功能，满足不同通信标准和需求。
例如，LTE芯片可以实现高速无线数据传输，提供更快的网络连接速度；而基站芯片能够实现大规模的无线通信覆盖，提供更好的通信服务质量。
在计算机领域，ASIC芯片被广泛用于数据中心和云计算设备中。
它们能够提供高性能的计算、存储和网络功能，满足大规模数据处理和分析的需求。
复旦大学-集成电路设计-设计流程
–集成电路设计流程与EDA软件•半定制设计流程•全定制设计流程–选择EDA设计工具的原则–主要的EDA Vendor工具特色–集成电路设计流程与EDA软件•半定制设计流程•全定制设计流程–选择EDA设计工具的原则–主要的EDA Vendor工具特色迭代性2与3可互换LVS/DRC1. 设计输入硬件描述语言设计输入，任何文本编辑工具–如：Ultraedit （IDM Computer Solutions 公司）; vi （Linux 文本编辑工具）–仿真器自带编辑器…计规范检查:LEDA （Synopsys ）－增强了设计人员检查HDL 代码的能力，包括可综合性，可仿真性、可测试性和可重用性Logic Design Flow2、逻辑综合–Synopsys:Design Compiler;380到500个综合库198890 %ASIC设计师选用1年的license 83万RMBLogic Design Flowdesign entryPhysical Design FlowDesign & timing SetupFloor Planning布图规划：包括裸片大小的规划、I/O规划、电源规划、大量硬核或模块（hard core、block）的规划等，是对芯片内部结构的完整规划和设计。
布图规划的合理与否直接关系到芯片的时序收敛、布线通畅。
CTSCTS步骤中，需要对设计的时钟分布有大体的了解，buffer tree的级数，时钟的skew等分为全局布线（global routing ）、详细布线（detailrouting ）和布线修正（search and repair ）。
RoutingDesign For Manufacturability(DFM)保证芯片能被foundry正确制造：1.天线效应修补：如果某一层的一个信号线过长，在制造过程中可能会吸收大量的电荷，从而造成栅氧化层击穿。
一般工具软件会使信号跳层或者插入反偏二极管来消除；2.单孔变多孔：布线完成后不同层的金属在连接处都只用了单一孔来进行连接，这样接触电阻大，而且如果制造出问题时容易断路。
集成电路的布局与布线简介
第8章集成电路的布局与布线简介1.版图设计的步骤大规模集成电路的布局与布线和设计的方式有密切关系，常用的设计方式主要有全定制式、半定制式和定制式等三类方式。
1．全定制式全定制式是像一般设计过程那样，由设计者按设计要求一步一步地设计，组合出各种逻辑电路，当然在设计中也会采用部分现成的电路，但是整个设计是在电路模块形式和位置没有限制的情况下组成电路，进行布局和布线。
2．半定制式半定制式则是事先已经有了若干种具有各种功能的成品或半成品作为单元，在已有单元的基础上进行电路的组合。
这时采用何种单元进行设计就可以有多种方式了。
其中叫做标准单元的方法是利用称为标准单元的现成电路单元进行设计。
这些标准单元的物理版图都是等高不等宽的结构，其引出线也都是规范化的，如图8 1所示。
标准单元法就是在这种基础上，用标准单元构成大规模集成电路。
这种方式便于布图和布线，应用较广。
显然，标准单元是按一定工艺设计好了的逻辑单元，在布图时是不能改变的，工艺更新时先要更新单元库，和全定制式相比布图时会出现冗余空间，密度不能很高。
把标准单元做成各种逻辑门，以门为单位排成一定阵列进行布局和布线的方式，称为门阵列式。
门阵列中，留有规则的布线通道，用以连接各门单元。
上述的单元，都不是已经生产出来的单元，而是准备好的生产单元用的各种母片，布图和布线达到要求后，按确定下来的布图和布线将母片投入生产工艺。
由于单元在构成时要考虑能适用于较多的用途，母片中设置的晶体管数相对要多，使用时会成为冗余的晶体管，接线通道也成倍数地增多，集成电路的面积难免会有浪费，因此，适用于中、小批量电路产品的设计与生产。
3．定制方式定制方式的设计是把各种基本逻辑单元事先设计完好，形成独立的功能单元，放在库中存储，设计时调出功能单元组合成各种电路。
这些功能单元也可以是寄存器、算数逻辑单元、存储器等，对形状也没有统一的要求。
这种设计法也叫通用单元法或积木块法。
不同的设计方法有不同的布局与布线要求，相应地，在利用计算机自动设计时需要采取不同的计算方法和程序。
ASIC_6设计流程和可靠性设计
•Diva和Dracula都可以做DRC LVS等
从0.35微米工艺开始互连延迟已经开始大于门延迟
在近来的设计和验证会议（DVC2005） 上，已经指出，在5000万门设计中一 般需要700万行的RTL代码。这是对 人工设计一个巨大的挑战。
缺点：比较慢，对设计人员要求高。作为一种改进，EDA工具提供标准单元 库，库中有许多精心设计好的具有一定逻辑功能的标准单元。
半定制方式通常是指门阵列（Gate Array）方式。优点是用少量板，快
缺点是：由于基本单元之间保持固定的间距用于布线，必然存在某些地方走 线稀疏（芯片面积利用率不高）；而另一些地方走线拥挤，甚至连线布不通。 为了接通连线，还可能造成某些单元未被利用。
根据SIA在2000年发布的roadmap显 示，2005年的最小特征尺寸已经到达 80纳米，更将在2016年到达22纳米。
有研究结果显示，在1995年，集成电 路的特征尺寸到达0.35微米的时候， 互连线时延已经占据了电路总时延的 50%，另外50%由电路门延迟占据。 当前，互连线延迟已经占据电路延迟 的70%以上，这一现象还会更加严重。
处理硬件描述语言，产生 电路网表
3. 系统划分
将电路分成大小合适的块
4. 功能仿真 5.布图规划
芯片上安排各宏模块的位 置
6.布局
安排宏模块中标准单元的 位置
7.布线
宏模块与单元之间的连接
8.寄生参数提取
提取连线的电阻、电容
9.版图后仿真
检查考虑连线后功能和时 序是否正确
对自下而上(bottom-up)的设计，一般从晶体管或基本门的图形输入开 始，这样的工具代表性的有cadence公司的composer;viewlogic公司的 viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相 对应的模拟网表。
全定制电路设计流程
全定制电路设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
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集成电路设计中的全定制电路设计
集成电路设计中的全定制电路设计全定制电路设计是集成电路设计的一个重要分支，它与传统的标准细胞库设计方法相比，具有更大的灵活性和更高的性能。
本文将详细介绍全定制电路设计的基本概念、设计流程、优势以及应用。
1. 全定制电路设计的基本概念全定制电路设计，顾名思义，就是根据特定的应用需求，为特定的功能设计电路。
与标准细胞库设计方法不同，全定制电路设计不依赖于预先定义的单元库，而是完全根据设计的实际需求来定制电路。
这种设计方法可以在保证性能的同时，最大限度地减少电路的面积和功耗。
2. 全定制电路设计的设计流程全定制电路设计通常包括以下几个基本步骤：2.1 需求分析在需求分析阶段，设计师需要充分理解电路的功能需求，包括输入输出信号、工作频率、功耗等关键参数。
这一步是整个设计过程的基础，直接关系到后续电路设计的成败。
2.2 逻辑设计在逻辑设计阶段，设计师需要根据需求分析的结果，设计出满足功能要求的逻辑电路。
这一步通常使用硬件描述语言（HDL）进行描述，如Verilog或VHDL。
2.3 电路合成在电路合成阶段，需要将逻辑设计阶段得到的描述转化为具体的电路结构。
这一步涉及到电路的优化和布局，目的是为了在满足性能要求的同时，尽可能减少电路的面积和功耗。
2.4 仿真验证在仿真验证阶段，需要使用专门的仿真工具对设计好的电路进行功能和性能的验证。
这一步是非常重要的，因为它可以帮助设计师及时发现并修复设计中的错误。
2.5 物理设计在物理设计阶段，需要将电路合成阶段得到的结构映射到具体的集成电路工艺上，进行版图绘制和后端处理。
这一步需要考虑到电路的布局、布线、功耗分布等因素，以保证电路在实际制造过程中的性能和可靠性。
3. 全定制电路设计的优势全定制电路设计具有以下几个显著的优势：3.1 性能优化由于全定制电路设计是完全根据实际需求来定制电路，因此可以在保证功能的同时，实现最优的性能。
这与标准细胞库设计方法相比，可以显著提高电路的运行速度和效率。
IC设计流程之实现篇——全定制设计
I C设计流程之实现篇——全定制设计要谈IC设计的流程，首先得搞清楚IC和IC设计的分类。
集成电路芯片从用途上可以分为两大类：通用IC（如CPU、DRAM/SRAM、接口芯片等）和专用IC（ASIC）（Application Specific Integrated Circuit），ASIC是特定用途的IC。
从结构上可以分为数字IC、模拟IC和数模混合IC三种，而SOC （System On Chip，从属于数模混合IC）则会成为IC设计的主流。
从实现方法上IC设计又可以分为三种，全定制（full custom）、半定制（Semi-custom）和基于可编程器件的IC设计。
全定制设计方法是指基于晶体管级，所有器件和互连版图都用手工生成的设计方法，这种方法比较适合大批量生产、要求集成度高、速度快、面积小、功耗低的通用IC或ASIC。
基于门阵列（gate-array）和标准单元（standard-cell）的半定制设计由于其成本低、周期短、芯片利用率低而适合于小批量、速度快的芯片。
最后一种IC设计方向，则是基于PLD或FPGA器件的IC设计模式，是一种“快速原型设计”，因其易用性和可编程性受到对IC制造工艺不甚熟悉的系统集成用户的欢迎，最大的特点就是只需懂得硬件描述语言就可以使用EDA工具写入芯片功能。
从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。
硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。
MOSFET工艺又可分为NMOS、PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。
GaAs器件因为其在高频领域（可以在0.35um 下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。
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E
版图规划 定时估计 布局 RC延时估计
后仿真
C
D
C
D
时钟树综合 扫描链插入 网表 定时信息
模拟单元模 型修正
布线 物理验证 （LVS， DRC,ERC）
定时验证
OK？
E
TapeOut
后仿真
实际的互连线有阻抗特性，对原有电路的功能／ 性能有影响， 完整的设计必须考虑互连线对电路的影响； 准确的互连线模型才能得到准确的仿真结果； 完整的互连线模型是分布参数模型，在仿真时必 须考虑分布参数元件的缩减 后仿真包括RC分布参数提取和仿真
信号完整性分析
集成电路中线间距很小、一个信号线上的信号变 化可能影响其他信号的波形； 集成电路所有元件加工在同一个衬底上，干扰信 号可能通过衬底影响其它元件； 集成电路上的电源和地用金属线连接到所有元件 上，金属线上的分布电感可以把电流的变化转换 成电压的变化而影响电路的工作；
*Two stage OP design
.lib "umc05.lib" TYP .options post nomod
.TEMP 27
* Netlist information M1 3 1 5 0 nmos L=2u W=8u AS=18p AD=18p + PS=18u PD=18u M2 4 2 5 0 nmos L=2u W=8u AS=18p AD=18p + PS=18u PD=18u M3 3 3 vdd vdd pmos L=10u W=10u AS=12p AD=12p PS=16u PD=16u
仿真
根据给定的元件模型验证所设计电路的功能和指标 提供电路参数修改的依据 根据模拟结果得到版图设计的依据：电源线宽… 根据工艺参数误差确定电路的工作范围和限制
验证环境变化对电路特性的影响
版图设计
将电路转换成集成电路加工所需要的几何图形描述
版图验证
每个工艺都有其设备和控制上的极限，如：光解析度、化 学药品浓度、温度、时间…；版图设计必须能够适应工艺 流程合理的差异，在版图设计过程中要符合代工厂的要求 设计规则。 电路设计和版图设计是设计过程中不同的阶段，必须确认 电路与版图之间的映射关系。
M4 4 3 vdd vdd pmos L=10u W=10u AS=12p AD=12p PS=16u PD=16u M5 5 vbias vss vss nmos L=2u W=7u AS=49p AD=49p PS=26u PD=26u M6 vout 4 vdd vdd pmos L=2u W=70u AS=490p AD=490p PS=150u PD=150u
数模混合集成电路 设计流程
技术规范
系统级建模
总体设计 数字／模拟 划分 测试向量 RTL描述仿 真
模拟单元技 术规范 结构选择电 路设计
A
B
A 约束 综合库 扫描链／BIST配置 测试向量 仿真库 物理约束 单元库
B
逻辑综合
定时估计
设计仿真
门级混合仿 真
模拟单元模型
版图设计 物理验证 RC分布参数 提取
可靠性分析 可控硅效应 静电放电(ESD)
芯片封装
功能：提供保护、散热和系统连接 考虑： 引脚数目 管芯大小 热阻 安装方式 电气特性 DEBUG
电路设计
•功能 •定时约束 •可测试性设计 •电源地
•功耗
电路技术规范：
电气条件 极限工作条件：电源电压、输入电压范围、工作温 度范围、存储温度范围 静态参数：输入／输出电压、电流、功耗 动态工作参数：工作频率、上升／下降时间、建立 保持时间 功能定义：真值表、状态图，… 模拟指标：频率响应、电源抑制比、共模抑制比、稳 定时间、增益、增益误差，…
版图设计
布局:安排模块位置(面积/速度)
电源分布
信号耦合 天线效应 电磁兼容性 可控硅效应
静电保护
焊盘位置、封装 测试探针
设计规则检查（DRC） 对版图进行几何规则检查，使得设计的电路可 以被制造出来。 电气规则检查（ERC） 检查电源地的短路，开路，浮空的器件、浮空 的网络… 一致性校验（LVS） 检查版图和电路图的一致性 RC分布参数提取
M7 vout vbias vss vss nmos L=2u W=130u AS=930p AD=930p
+ PS=260u PD=260u M8 vbias vbias vss vss nmos L=2u W=7u AS=49p AD=49p PS=26u PD=26u
* Feedback CAP Cc vout 4 0.44pF Cl vout 0 4pF Ibias vdd vbias 8.8u * Voltage sourses vdd vdd 0 5v vss vss 0 0v
全定制集成电路 设计流程
确定技术规范
系统级建模
测试向量 单元模型 测试向量 单元模型
模块技术规范 仿真
布局
单元库
ቤተ መጻሕፍቲ ባይዱ后仿真
版图验证 RC参数提取
设计规则
满足规范要求?
生产
电路设计
根据技术规范选择合适的结构 根据结构选择元件的组合 根据交直流参数要求确定晶体管的大小和工作点 根据环境确定负载类型和大小
其他：
ESD，I/O电容、测量条件、引脚对应、封装形式，…
电路设计时应当考虑 工艺参数：每一层的厚度… 工艺流程： 电气参数：阈值电压、最大耐压、方块电阻、 方块电容、温度系数… 设计规则： 晶体管模型参数
设计容限 制造误差： Fast Typical Slow 温度变化： 0 ℃ -25 ℃ -70 ℃（商业） -55 ℃ -25 ℃ -125℃（军品） 电源变化： VDDX(1+/-10%) Desing Conner VDD ,T , fast PMOS, fast NMOS VDD ,T , slow PMOS, slow NMOS Typical