基于FPGA多通道数据采集系统设计

该 数 据 采 集 系 统 涉 及 到 的 关 键 芯 片 主 要 为 ＦＰＧＡ、ＡＤＣ 转
个 传 感 器 ， 系 统 要 求 在 不 多 于 １８０ｕｓ 的 时 间 内 需 实 现 全 部 ４０ 换芯片。
路通 道数 据 的 现场 高 精 度采 集 、预 处理 、实 时 存储 及 远 程传 输 。
ＦＰＧＡ选用 Ａｌｔｅｒａ 公 司的 ＥＰ１Ｋ１００ 系 列 。该系 列 芯 片 采 用
《 Ｐ ＬＣ 技术应用 ２００ 例》
邮局订阅号： ８２－９４６ ３６０ 元 ／ 年 － １９９ －
Ｐ ＬＤ ＣＰ ＬＤ ＦＰ ＧＡ 应 用
中 文 核 心 期 刊《 微 计 算 机 信 息 》（ 嵌 入 式 与 Ｓ ＯＣ ）２００７ 年 第 ２３ 卷 第 ２－２ 期
入端 。该 采集 系 统 使用 ３ 片 ＣＳ５１０１Ａ， 分 别对 应 ３ 个 采 集 子 单 元， 至 多 可 满足 ４８ 路 输 入通 道 的 要求 。在 一 个采 样 周 期内 ， 选 择 哪 路 差 分 模 拟 信 号 进 行 Ａ／Ｄ 转 换 由 采 集 控 制 ＦＰＧＡ 通 过 控 制 每 片 ＡＤＧ４０７ 的 地 址 选 择 端 和 每 片 ＣＳ５１０１Ａ 的 通 道 选 择 端 实现。电路及 ＦＰＧＡ 结构框图见图 ２ 所示。
３．２ ＦＰＧＡ 设计 采集 控 制 ＦＰＧＡ 的 全 局 时 钟 频 率 为 ２０ＭＨｚ， 其 主 要 的 Ｉ／Ｏ 引 脚 包 括 ３ 组 ＣＳ５１０１Ａ 的 控 制 信 号 和 ＡＤＧ４０７ 的 通 道 选 择 信 号， 以及与光纤接口通讯用的 ３２ 位数据总线、８ 位地址 总 线 、读 写控制线和采集开始／结束信号。信号具体描述如下。 ＳＣＬＫ：ＡＤＣ 串 行 转 换 结 果 在 此 输 入 信 号 的 下 降 沿 变 化 ， 在 上升沿有效。 ＳＤＡＴＡ：在 ＳＣＬＫ 的 下 降 沿 输 出 数 据 位 ， 可 在 ＳＣＬＫ 的 上 升 沿对数据进行有效锁存。 ／ＨＯＬＤ：该 引 脚 的 下 降 沿 将 ＣＳ５１０１Ａ 设 定 为 保 持 状 态 并 触 发一个转换。 ／ＳＴＢＹ：在 ＡＤＣ 复位后指示校准状态。在校准期间保持低电 平， 校准完毕返回高电平。 ／ＲＳＴ： 低电平复位。回复高电平时触发 一 完 整的 校 准 序列 波。校准系统结构框图 该系 统 实现 数 据 的采 集 、预 处理 和 存 储功 能 。当 采 集 控 制 ＦＰＧＡ 经光纤接口接收到来自远程 伺服 控 制 板卡 的 开 始采 集 指 令， 来自各个传感器的差分模拟信号即经系统内的多路开关被 选通地输入模数转换器， 转换 结 果 进而 被 引 入采 集 控 制 ＦＰＧＡ
创 新
理、存储 和 传 输， 即 用 软 件实 现 数 据的 采 集 ， 这在 一 定 程度 上 局 限了 数 据 采集 的 速 度、效 率 及 时序 的 精 确控 制 。本 文研 究 的 数
２ 关键芯片介绍
据 采 集 系统 应 用 于某 高 速 高精 ＩＣ 设 备 ， 待 采 集 信 号 来 源 于 多
关 键 词 ： 数 据 采 集 ； Ｆ Ｐ Ｇ Ａ； Ｃ Ｓ５１０１Ａ； 标 定 ； 延 时 寄 存 器
中 图 分 类 号 ： Ｔ Ｎ７９
文献标识码：Ｂ
Ａｂｓｔｒ ａｃｔ：Ｔｈｉｓ ｐａｐｅｒ ｄｅｓｃｒｉｂｅｓ ａ ｍｕｌｔｉ － ｃｈａｎｎｅｌ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍ ｕｓｉｎｇ ＥＰ１Ｋ１００ ｓｅｒｉａｌｓ ＦＰＧＡ ａｎｄ ＣＳ５１０１Ａ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ．
ＦＰＧＡ 为本采集系统的核心， 如图 １ 所示。
其工作时无需外部跟随和保持运放器。ＣＳ５１０１Ａ 的线性度误差
为±０．００１％ＦＳ， 满刻度误差为±１ＬＳＢ， 转换频率为 １００ＫＨｚ， 具有自
校准、抗温漂特性， 长时间空载可维持精度不变。选用该高性能
ＡＤＣ芯 片 对 实 现 采 集 系 统 的 精 度 校 准 和 诊 断 作 用 有 重 要 意 义 。
您的论文得到两院院士关注 文章编号：１００８－ ０５７０（２００７）０２－ ２－ ０１９９－ ０３
Ｐ ＬＤ ＣＰ ＬＤ ＦＰ ＧＡ 应 用
基于 ＦＰＧＡ 多通道数据采集系统设计
Ｄｅ ｓ ｉｇ ｎ ｏ ｆ Ｄａ ｔａ Ａｃｑ ｕ ｉｓ ｉｔｉｏ ｎ Ｓ ｙｓ ｔｅ ｍ Ｂａ ｓ ｅ ｄ ｏ ｎ ＦＰＧＡ
１ 系统结构
数据采集系统。 Ｃｒｙｓｔａｌ 公司的 ＣＳ５１０１Ａ 是一款 １６ 位 高精 度 ＣＭＯＳ 模 数串
本文设计的 数 据 采集 系 统 划分 为 Ａ／Ｄ 转 换电 路 、采 集控 制 行 转 换芯 片 ， 内 含双 通 道 输入 多 路 开 关 、ＡＤＣ、转 换 和 校 准 微 控
ＦＰＧＡ 和光纤传输接口等若干部分， 以 Ａ／Ｄ 转换电路 、采集 控 制 制 器 、时 钟发 生 器 、比较 器 和 串行 通 讯 口， 其 固 有 的采 样 结 构 使
为核 心 控 制 ＡＤＣ 和 数 据 传输 ， 这 样 可达 到 预 期 要 求 ， 并 简 化 外 持 ３．３Ｖ／５Ｖ 混 合 电 压 信 号 ， 无 需 额 外 电 平 转 换 芯 片 进 行 电 平 匹
围电路， 降低设计风险， 缩短开发周期。
配 。其 特点 正 适 合应 用 于 具有 复 杂 逻辑 及 有 存储 、缓 冲 能 力 的
路 最 大 采 样 频 率 １００ＫＨｚ、精 度 为 １２ 位 有 效 数 位 的 差 分 模 拟 信 号 采 集 ， 具 有 采 集 通 道 输 入 路 径 的 自 标 定 功 能 。介 绍 了 该 控 制
ＦＰＧＡ 由 顶 至 下 模 块 化 设 计 的 具 体 实 现 方 案 ， 并 给 出 其 核 心 模 块 的 状 态 跃 迁 图 及 时 序 仿 真 波 形 。
新 有通道。在此选择每片 ＡＤＧ４０７ 的最后一路输入通道作为其标
定通道， 以采集系统板卡提供的零位电压（ 模拟地） 和差分参考 电压为其输入信号， 从而进行 ＡＤＣ 整体精度的校准和诊断。
在上 述 设计 下 ， 将 ＣＳ５１０１Ａ 的 ＢＰ／ＵＰＮ 引 脚 拉 高 使 其 工 作 在双端状态。并通过设置其 ＳＣＫＭＯＤ 引脚和 ＯＵＴＭＯＤ 引脚电 平 使 ＣＳ５１０１Ａ 工 作 在 ＰＤＴ（ 管 道 数 据 传 输 ） 的 串 行 数 据 输 出 模 式下， 以利 ＦＰＧＡ 的时序控制。在此模式下， 采集控制 ＦＰＧＡ 为 ＣＳ５１０１Ａ 提供 串 行数 据 输 出时 钟 信 号 ＳＣＬＫ， 在 转 换 时 刻 寄 存 当前数据， 进而在下一个转换周期输出上一次转换结果。 ＣＳ５１０１Ａ 的／ＨＯＬＤ 信 号 必 须 在 上 次 转 换 的 数 据 出 现 在 ＳＤＡＴＡ 引脚之前保持为低电平， 以激发下一次转换。系统采用 ８．１９２ＭＨｚ 的石英晶振器为 ＣＳ５１０１Ａ 提供时钟信号。
Ｔｈｅ ｓｙｓｔｅｍ ａｃｈｉｅｖｅｓ ａｃｑｕｉｒｉｎｇ ４０ － ｒｏｕｔｅ ｄｉｆｆｅｒｅｎｔｉａｌ ａｎａｌｏｇ ｓｉｇｎａｌｓ ｗｉｔｈ ｔｈｅ ｍａｘｉｍａｌ ｆｒｅｑｕｅｎｃｙ ｏｆ １００ＫＨｚ ａｎｄ ｔｈｅ ｐｒｅｃｉｓｉｏｎ ｏｆ １２
ｂｉｔｓ，ａｎｄ ａｌｓｏ ｐｒｏｖｉｄｅｓ ｓｅｌｆ－ ｃａｌｉｂｒａｔｉｏｎ ｆｕｎｃｔｉｏｎ．Ａ ｔｏｐ－ ｄｏｗｎ ｍｅｔｈｏｄｏｌｏｇｙ ｉｓ ｕｓｅｄ ｉｎ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ＦＰＧＡ． Ｔｈｅ ｓｔａｔｅ ｄｉａｇｒａｍｓ ａｎｄ ｓｉｍ－ ｕｌａｔｉｏｎ ｗａｖｅｆｏｒｍｓ ｏｆ ｍａｉｎ ｍｏｄｕｌｅｓ ａｒｅ ｐｒｅｓｅｎｔｅｄ． Ｋｅｙ ｗｏｒ ｄｓ：ＦＰＧＡ，ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ，ＣＳ５１０１Ａ，ｃａｌｉｂｒ ａｔｉｏｎ，ｄｅｌａｙ ｒ ｅｇｉｓｔｅｒ
技 系统的精度主要取决于信号的输入路径， 即必须考虑到板卡上
的元器件工作情况和线路上信号传输对实际转换精度的影响，
术 因此实现采集通道的标定对于整个采集系统有重要的意义。每
一组模拟输入信号均要经多路开关， 到一个前置放大电路， 再
创 进入 ＡＤＣ 中。该信号路径即为待标定的通道。当多路开关通道
之间的匹配较好时， 一路通道一次即可标定该组多路开关的所
技 术
引言
数据采集系统是计算机测控系统中不可或缺的组成部分， 是 影 响 测 控 系 统 的 精 度 等 性 能 指 标 的 关 键 因 素 之 一 。常 用 数 据 采集 方 案是 以 微 处理 器 为 核心 控 制 多个 通 道 的信 号 采 集、预 处
中 ， 在 进 行 适 当 的 预 处 理 后 ， 数 据 被 存 储 在 ＦＰＧＡ 内 嵌 的 ＤＰＲＡＭ 中 等 待 读取 。同 时 根 据 对 ＦＰＧＡ 内 建 的 寄 存 器 操 作 实 现采 集 系 统的 其 他 功能 ， 如 复 位、标 定 等 。全系 统 １２ 位 有 效 数 位 的 转 换 精 度 由 高 精 度 Ａ／Ｄ 芯 片 以 及 对 模 拟 差 分 信 号 输 入 路 径的标定来保证。
万耀：硕士研究生 湖北省自然科学基金项目资助（ 编号： ２００６ＡＢＡ０６５）
３ 方案实现
３．１ 电路设计 系统 以 ８ 通道 差 分 多路 开 关 ＡＤＧ４０７、差分 运 放 器 ＩＮＡ１０５ 和 ＣＳ５１０１Ａ 构 成 采 集 控 制 ＦＰＧＡ 的 信 号 输 入 通 道 ， 如 图 ２ 所 示。该采集系统需要有 ４０ 路差分模拟电压信号 输入 ， 故 使 用 ６ 片 ＡＤＧ４０７ 以 实 现最 大 ４８ 路 模拟 输 入 通 道 的 多 路 复 用 。 每 片 ＡＤＧ４０７ 的 输 出 连 接 到 一 个 ０．５ 倍 差 分 运 放 器 ＩＮＡ１０５ 实 现 差 分至单端转换， 经过运放网络后连接到 ＣＳ５１０１Ａ 的 一 个模 拟 输
考 虑到 ＦＰＧＡ 器 件 的高 集 成 度、高 时 钟 频 率 、时 序 控 制 精 确 、编 查 找表 （ ＬＵＴ） 和 ＥＡＢ（ 嵌 入 式 阵 列 块 ） 相 结 合 的 结 构 ， 内 核 采 用