基于FPGA的ASIC设计

基于FPGA的ASIC设计——232接口功能一、设计说明配合课程设计，完成232接口功能，用FPGA实现串行通信的接收和发送模块，并用Verilog HDL 语言描述，ModelSim软件实现仿真，为用户进行系统设计提供了通用的异步串行接口。

并通过本项目掌握基于FPGA的ASIC设计的流程和方法。

二、RS232的接口协议RS232是一种异步串行通信接口，RS232只是一个物理层的标准，只规定了信号物理特性，链路层的协议是UART，RS232接口的逻辑设计是指这部分的内容。

收、发端的数据信号是相对于信号地。

典型的RS-232信号在正负电平之间摆动，在发送数据时，发送端驱动器输出正电平在+5～+15V，负电平在-5～-15V 电平。

当无数据传输时，线上为TTL，从开始传送数据到结束，线上电平从TTL 电平到RS-232电平再返回TTL电平。

接收器典型的工作电平在+3～+12V与-3～-12V。

图2.1给出了UART的帧格式。

在线路空闲的时候，主设备将发送“1”；在通信时，主设备需要先发一个起始位“0”，以表示通信的开始；然后开始发送有效数据；之后再传送一比特的奇偶校验值；最后发送停止位“1”，以表示当前通信的完成。

其中数据可以事先约定为5位、6位、7位或者8位；奇偶校验位根据事先约定由对数据位按位进行异或或者同或而得到，它不是必须的。

另外，在RS232中，还有一个波特率的概念。

所谓波特率，指单位时间内传送二进制数据的位数，以位 / 秒为单位，是衡量串行数据传输快慢的重要指标。

如果某串口的波特率为115200，指的是该串口以115200bits/s的速率在传输数据。

RS232波特率范为1200-115200。

图2.1 UART的帧格式三、系统模块系统主要由PC机、RS232、FPGA三大模块组成，采用FPGA实现RS232接口功能，系统时钟为50MHz，一次传输一个字符（1个停止位、8个数据位、1个停止位），并由数码管显示出所传数据。

其框图如图2所示。

50MH低有效图3.1 系统模块框图四、硬件验证图4.1 UART接收数据框图图4.2 UART发送数据框图五、UART模块功能设计1、波特率发生器模块波特率发生器的功能是产生和RS232通信所采用的波特率同步的时钟，这样才能方便地按照RS232串行通信的时序要求进行数据接收或者发送。

波特率时钟的频率就是波特率。

比如，波特率为9600，即每秒传输9600，周期为1/9600=0.10417ms。

实现上述的波特率时钟的基本思路就是设计一个计数器，该计数器工作在速度很高的系统时钟下，当计数到某时钟时将输出置高，再计数一定数值后再将输出置低，如此反复便能够得到所需的波特率时钟。

加入FPGA的系统时钟为50MHz，RS232通信的波特率为9600，则波特率时钟的每个周期相当于(1/9600)/(1/50×106)≈5208个系统时钟的周期。

假如要得到占空比为50%的波特率时钟，只要使得计数器在计数到5208×50%=1604时将输出置高，之后在计数到5208时将输出置低并且开始重新计数，就能够实现和9600波特率同步的时钟。

其端口定义如表5.1所示。

表5.1 波特率发生器端口定义表2、接收器模块串行数据帧和接收时钟是异步的，由逻辑1跳变为逻辑0可视为一个数据帧的开始，所以接收器首先要判断起始位。

在图5.1中，图5.1 接收模块端口信号图Rst是系统复位信号；Clk16X 是由波特率发生器产生的分频始终；Rxd是由来自其他设备的串行数据的串行数据；Data_ready 表示数据已准备好，在Rdn为1的情况下，并行数据转换完毕就可以输出，此时将 Data_ready置0在Rdn不为0的情况下，串并转换完毕后将此Data_ready置1表示数据以转换完毕；Dout[7:0]是接收模块将接收到的串行数据转换成的并行数据，送给发送模块的输入信号Din[7:0]。

其各端口定义如表5.2所示，表5.2 接收部分端口说明该模块具体的工作方式如下:当 UART接收模块复位以后,接收器将一直处于这一状态,在此状态接收器一直等待 rxd电平的跳变,即从逻辑1变为逻辑0,也就是等待起始位的到来,一旦检测到起始位就对采样时钟上升沿计数,当计数为8时,也就是确保在起始位的中间点,开始对数据进行采样,每间隔16位时钟采样一位串行数据,接收8为异步数据并进行串/并转换,当探测到已经收到8位数据以后,检测奇偶校验位,在此设在校验位以后,是帧校验位,即在校验位以后,检测停止位是否为 1,如果是逻辑1,则输出串/并转换的 8位数据。

具体代码如下：`timescale 1 ns / 1 nsmodule rcvr (dout,data_ready,framing_error,parity_error,rxd,clk16x,rst,rdn) ;input rxd ;input clk16x ;input rst ;input rdn ;output [7:0] dout ;output data_ready ;output framing_error ;output parity_error ;reg rxd1 ;reg rxd2 ;reg clk1x_enable ;reg [3:0] clkdiv ;reg [7:0] rsr ;reg [7:0] rbr ;reg [3:0] no_bits_rcvd ;reg data_ready ;reg parity ;reg parity_error ;reg framing_error ;wire clk1x ;assign dout = !rdn ? rbr : 8'bz ;always @(posedge clk16x or posedge rst)beginif (rst)beginrxd1 <= 1'b1 ;rxd2 <= 1'b1 ;endelsebeginrxd1 <= rxd ;rxd2 <= rxd1 ;endendalways @(posedge clk16x or posedge rst)beginif (rst)clk1x_enable <= 1'b0;else if (!rxd1 && rxd2)clk1x_enable <= 1'b1 ;else if (no_bits_rcvd == 4'b1100)clk1x_enable <= 1'b0 ;endalways @(posedge clk16x or posedge rst or negedge rdn) beginaif (rst)data_ready = 1'b0 ;else if (!rdn)data_ready = 1'b0 ;elseif (no_bits_rcvd == 4'b1011)data_ready = 1'b1 ;endalways @(posedge clk16x or posedge rst)beginif (rst)clkdiv = 4'b0000 ;else if (clk1x_enable)clkdiv = clkdiv +1 ;endassign clk1x = clkdiv[3] ;always @(posedge clk1x or posedge rst)if (rst)beginrsr <= 8'b0 ;rbr <= 8'b0 ;parity <= 1'b1 ;framing_error = 1'b0 ;parity_error = 1'b0 ;endelsebeginif (no_bits_rcvd >= 4'b0001 && no_bits_rcvd <= 4'b1001)beginrsr[0] <= rxd2 ;rsr[7:1] <= rsr[6:0] ;parity <= parity ^ rsr[7] ;endelse if (no_bits_rcvd == 4'b1010)beginrbr <= rsr ;endelse if (!parity)parity_error = 1'b1 ;else if ((no_bits_rcvd == 4'b1011) && (rxd2 != 1'b1))framing_error = 1'b1 ;elseframing_error = 1'b0 ;endalways @(posedge clk1x or posedge rst or negedge clk1x_enable)if (rst)no_bits_rcvd = 4'b0000;elseif (!clk1x_enable)no_bits_rcvd = 4'b0000 ;elseno_bits_rcvd = no_bits_rcvd + 1 ;endmodule3、发送器模块发送模块相对于接收模块来说比较容易处理只要每隔16个Clk16X周期输出 1位即可。

发送模块具体工作方式如下：当 UART被复位信号复位以后din[7:0]读取8位并行数据，同时检测输出起始位之间的逻辑 1 ，当检测到输出起始位为0时开始发送数据，8位并行数据发送完毕后，校验奇偶位为逻辑1，还是逻辑0，输出奇偶校验位，奇偶校验位后输出停止位逻辑1。

发送模块如图5.2所示。

图5.2 发送模块端口信号图端口定义如表5.3所示。

表5.3 发送部分端口说明向发送模块写入传送的数据 10111010 和 01001001，在从数据总线 din 上读到信号后，当允许写数据Wrn上升沿进行数据转换，这表明模块可以发送数据了，然后txd引脚上则相继输出信号。

具体代码如下：`timescale 1 ns / 1 nsmodule txmit (din,tbre,tsre,rst,clk16x,wrn,sdo) ;output tbre ;output tsre ;output sdo ;input [7:0] din ;input rst ;input clk16x ;input wrn ;reg tbre ;reg tsre ;reg clk1x_enable ;reg [7:0] tsr ;reg [7:0] tbr ;reg parity ;reg[3:0] clkdiv ;reg sdo ;reg [3:0] no_bits_sent ;reg wrn1 ;reg wrn2 ；wire clk1x ;always @(posedge clk16x or posedge rst) beginif (rst)beginwrn1 <= 1'b1 ;wrn2 <= 1'b1 ;endelsebeginwrn1 <= wrn ;wrn2 <= wrn1 ;endendalways @(posedge clk16x or posedge rst) beginif (rst)begintbre <= 1'b0 ;clk1x_enable <= 1'b0 ;endelse if (!wrn1 && wrn2)beginclk1x_enable <= 1'b1 ;tbre <= 1'b1 ;endelse if (no_bits_sent == 4'b0010)tbre <= 1'b1 ;else if (no_bits_sent == 4'b1101)beginclk1x_enable <= 1'b0 ;tbre <= 1'b0 ;endendalways @(negedge wrn or posedge rst)beginif (rst)tbr = 8'b0 ;elsetbr = din ;endalways @(posedge clk16x or posedge rst)beginif (rst)clkdiv = 4'b0 ;else if (clk1x_enable)clkdiv = clkdiv + 1 ;endassign clk1x = clkdiv[3] ;always @(negedge clk1x or posedge rst)if (rst)beginsdo <= 1'b1 ;tsre <= 1'b1 ;parity <= 1'b1 ;tsr <= 8'b0 ;endelsebeginif (no_bits_sent == 4'b0001)begintsr <= tbr ;tsre <= 1'b0 ;endelse if (no_bits_sent == 4'b0010)beginsdo <= 1'b0 ;endelseif ((no_bits_sent >= 4'b0011) && (no_bits_sent <= 4'b1010)) begintsr[7:1] <= tsr[6:0] ;tsr[0] <= 1'b0 ;sdo <= tsr[7] ;parity <= parity ^ tsr[7] ;endelse if (no_bits_sent == 4'b1011)beginsdo <= parity ;endelse if (no_bits_sent == 4'b1100)beginsdo <= 1'b1 ;tsre <= 1'b1 ;endendalways @(posedge clk1x or posedge rst or negedge clk1x_enable)if (rst)no_bits_sent = 4'b0000 ;else if (!clk1x_enable)no_bits_sent = 4'b0000 ;elseno_bits_sent = no_bits_sent + 1 ;endmodule六、测试程序`timescale 1 ns / 1 ns //rcvr.v module testbench ;reg rxd;reg clk16x;reg rst;reg rdn;wire [7:0] dout;wire data_ready;wire framing_error;wire parity_error;rcvr d (.rxd(rxd),.clk16x(clk16x),.rst(rst),.rdn(rdn),.dout(dout),.data_ready(data_ready),.framing_error(framing_error), .parity_error(parity_error));initial beginrxd = 1;clk16x = 0;rst = 0;rdn = 1;endalways #10 clk16x = ~clk16x ;initial begin#1 rst = 1'b1 ;#21 rst = 1'b0 ;#350 rxd = 1'b0 ;#1800 rxd = 1'b1 ;#1800 rxd = 1'b0 ;#1000 rdn = 1'b0 ;#500 rdn = 1'b1 ;endendmodule`timescale 1 ns / 1 ns // txmit.vmodule testbench ;reg [7:0] din;reg rst;reg clk16x;reg wrn;wire tbre;wire tsre;wire sdo;txmit d (.tbre(tbre),.tsre(tsre),.sdo(sdo),.din(din),.rst(rst),.clk16x(clk16x),.wrn(wrn));initial begindin = 0;rst = 0;clk16x = 0;wrn = 1;endalways #10 clk16x = ~clk16x ;initial begin#3 rst = 1'b1 ;din = 8'b11110000 ;#25 rst = 1'b0 ;#30 wrn = 1'b0 ;#150 wrn = 1'b1 ;#4000 din = 8'b10101010 ;#870 wrn = 1'b0 ;#200 wrn = 1'b1 ;#3000 rst = 1'b1 ;endendmodule七、仿真波形八、主要成员及分工1、主要成员及分工：0862910201 梁云泽：模块功能设计和模块端口定义0862910202 陈晨：系统框图和硬件测试框图设计0862910203 陆琴：查资料及总测试2、其他成员及分工：波特率发生器模块测试程序:0862910204 王玉华 0862910209 张霞接收器模块测试程序:0862910219 李晓骅 0862910225 徐焘发送器模块测试程序:0862910216 高杰 0862910236 叶涛计数器、移位寄存器测试模块测试程序:0862910221 毛雷 0862910224 王腾腾九、参考文献【1】FPGA设计实践，Peter Wilson著杜生海等译，人民邮电出版社，2009，第65—70页【2】FPGA数字电子系统设计与开发实例导航，刘韬楼兴华编著，人民邮电出版社，2005，第128—178页【3】高级FPGA设计，Steve Kilts著孟宪元译，机械工业出版社，2008 【4】基于FPGA的RS232串行接口设计，唐山学院田红霞戴彦鹿玉红。