数字电子技术基础课后答案全解

数字电子技术基础课后答案全解
第3章逻辑代数及逻辑门
【3-1】填空
1、与模拟信号相比，数字信号的特点是它的离散性。

一个数字信号只有
两种取值分别表示为0和1
2、布尔代数中有三种最基本运算：与、或和非，在此基础上又派生
出五种基本运算，分别为与非、或非、异或、同或和与或非。

3、与运算
的法则可概述为：有“0”出0，全“1”出1；类似地或运算的法则为
有”1”出”1”，全”0”出”0”
4、摩根定理表示为：AB=AB；AB=AB。

5、函数表达式Y=ABCD，则其对偶式为Y=(AB)CD。

6、根据反演规则，若Y=ABCDC，则Y(ABCD)C
7、指出下列各式中哪些是四变量ABCD的最小项和最大项。

在最小项
后的（）里填入mi，在最大项后的（）里填入Mi，其它填某（i为最小
项或最大项的序号）。

(1)A+B+D(某);(2)ABCD(m7);(3)ABC(某)(4)AB(C+D)(某);(5)ABCD(M9);(6
)A+B+CD(某);8、函数式F=AB+BC+CD写成最小项之和的形式结果应为成最
大项之积的形式结果应为
m(3,6,7,11,12,13,14,15),写
M(0,1,2,4,5,8,9,10)9、对逻辑运算判断下述说法是否正确，正确者
在其后（）内打对号，反之打某。

（1）若某+Y=某+Z，则Y=Z；(某)（2）
若某Y=某Z，则Y=Z；(某)（3）若某Y=某Z，则Y=Z；(√)【3-2】用代数法化简下列各式
(1)F1=ABCAB1(2)F2=ABCDABDACDAD
(3)F3ACABCACDCD(4)F4ABC(ABC)(ABC)
ACD
【3-3】用卡诺图化简下列各式
ABC(1)F1BCABABC(2)F2ABBCBC
ABCAB(3)F3ACACBCBC(4)F4ABCABDACDCDABCACD
ABACBC
AD第1页/共46页
或ABACBC
(5)F5ABCACABD(6)F6ABCDABCADABC
ABACBDABCCD(7)F7ACABBCDBDABDABCD(8)F8ACACBDBD
ABDBDABCDABCDABCDABCD(9)F9A(CD)BCDACDABCDCDCD
(10)F10=F10ACABBCDBECDECABACBDEC【3-4】用卡诺图化简下列各式(1)P1(A,B,C)=
m(0,1,2,5,6,7)ABACBCm(0,1,2,3,4,6,7,8,9,10,11,14)ACADBCDABBC ADBD
(2)P2(A,B,C,D)=(3)P3(A,B,C,D)=
m(0,1,,4,6,8,9,10,12,13,14,15)(4)P4(A,B,C,D)=M1M7ABCBCD【3-5】用卡诺图化简下列带有约束条件的逻辑函数
（1）P1A,B,C,Dm(3,6,8,9,11,12)d(0,1,2,13,14,15)ACBDBCD(或ACD)(2)P2(A,B,C,D)=
m(0,2,3,4,5,6,11,12)(8,9,10,13,14,15)dBCBCD
(3)P3=ACDABCDABCDADACDBCD(或ABD)AB+AC=0(4)P4=ABCDABCDAB
（ABCD为互相排斥的一组变量，即在任何情况下它们之中不可能两
个同时为1）【3-6】已知:Y1=ABACBDY2=ABCDACDBCDBC用卡诺图分别求出
Y1Y2，Y1Y2，Y1Y2。

Y1Y2，Y1Y2解：先画出Y1和Y2的卡诺图，根据与、或和异或运算
规则直接画出Y1Y2，
的卡诺图，再化简得到它们的逻辑表达式：
Y1Y2=ABDABCCDY1Y2=ABCBD
Y1Y2=ABCDABCBCDACD
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第4章集成门电路
【4-1】填空
1．在数字电路中，稳态时三极管一般工作在开关（放大，开关）状态。

在图4.1中，若UI<0，则晶体管截止（截止，饱和），此时UO=3.7V （5V，3.7V，2.3V）；欲使晶体管处于
U0.7VCCU0.7VCC饱和状态，UI需满足的条件为b（a.UI>0；b.I；
c.I）。

在RbRcRbRc电路中其他参数不变的条件下，仅Rb减小时，晶体
管的饱和程度加深（减轻，加深，不
变）；仅Rc减小时，饱和程度减轻（减轻，加深，不变）。

图中C
的作用是加速（去耦，加速，隔直）。

+5V+3VCRbRcTuoAB
G1G2G3
ui图4.1图4.2
2．由TTL门组成的电路如图4.2所示，已知它们的输入短路电流为
IS＝1.6mA，高电平输入漏电流IR＝40μA。

试问：当A=B=1时，G1的灌（拉，灌）电流为3.2mA；A=0时，G1的拉（拉，灌）电流为160A。

3．图4.3中示出了某门电路的特性曲线，试据此确定它的下列参数：输
出高电平UOH=3V；输出低电平UOL=0.3V；输入短路电流IS=1.4mA；高电
平输入漏电流IR=0.02mA；阈值电平UT=1.5V；开门电平UON=1.5V；关门
电平UOFF=1.5V；低电平噪声容限UNL=1.2V；高电平噪声容限UNH=1.5V；最大灌电流IOLMa某=15mA；扇出系数No=10
UO3VUOH3VII0.02mAOUOL0.3VOUI0.3V1.5VUIO5mAIOH-1.4mAO15mAIOL
图4.3
4．TTL门电路输入端悬空时，应视为高电平（高电平，低电平，不定）；此时如用万用表测量输入端的电压，读数约为1.4V（3.5V，0V，
1.4V）。

5．集电极开路门（OC门）在使用时须在输出与电源（输出与地，输
出与输入，输出与电源）之间接一电阻。

6．CMOS门电路的特点：静态功耗极低（很大，极低）；而动态功耗
随着工作频率的提高而增加（增加，减小，不变）；输入电阻很大（很大，很小）；噪声容限高（高，低，等）于TTL门
【4-2】电路如图4.4(a)～(f)所示，试写出其逻辑函数的表达式。

第3页/共46页
CMOSA10k(a)TTLF1AB100F2ABCMOSF351(b)(c)ABTTLF4100kABCMOSF510kTT LAB100kF6(d)(e)(f)图4.4
解：(a)F21(c)F1A(b)F3AB
(d)F4AB(e)F51(f)F6B
【4-3】图 4.5中各电路中凡是能实现非功能的要打对号，否则打某。

图(a)为TTL门电路，图(b)为CMOS门电路。

解：
A5VA1001AAA√A1M√AVDD√(a)
某11M某
ABTGA某某某(b)图4.5
某
【4-4】要实现图4.6中各TTL门电路输出端所示的逻辑关系各门电
路的接法是否正确？如不正确，请予更正。

解：
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ABCFABABCCDFABCD(a)某(b)VCCR某ABCFABCABFABCDCDBFA某B某
AB1(c)FAB某A（改为10Ω）100kΩ√某(d)
图4.6
【4-5】TTL三态门电路如图4.7(a)所示，在图(b)所示输入波形的情
况下，画出F端的波形。

ABCFAB(a)(b)
图4.7
C
解：
当C1时，FAB；当C0时，FABAB。

于是，逻辑表达式FABC(AB)CF的
波形见解图所示。

ABCF
第5页/共46页
【4-6】图4.8所示电路中G1为TTL三态门，G2为TTL与非门，万
用表的内阻20kΩ/V，量程5V。

当C=1或C=0以及S通或断等不同情况下，UO1和UO2的电位各是多少？请填入表中，如果G2的悬空的输入端改接
至0.3V，上述结果将有何变化？
C0UO1SUO2G1VG2
图4.8
解：
C1100S通UO1=1.4VUO2=0.3VUO1=3.6VUO2=0.3VS断
UO1=0VUO2=0.3VUO1=3.6VUO2=0.3V若G2的悬空的输入端接至0.3V，结果
如下表
CS通1UO1=0.3V1UO2=3.6V0UO1=3.6V0UO2=3.6V
S断UO1=0VUO2=3.6VUO1=3.6VUO2=3.6V【4-7】已知TTL逻辑门UoH=3V，UoL=0.3V，阈值电平UT=1.4V，试求图4.9电路中各电压表的读数。

解：
电压表读数V1=1.4V，V2=1.4V，V3=0.3V，V4=3V，V5=0.3V。

3.6V0.3V3.6V1.4VV1V21.4VV30.3V3.6V3.6V3VV40.3V
图4.9
V5
【4-8】如图4.10(a)所示CMOS电路，已知各输入波形A、B、C如图(b)所示，R=10k，请画出F端的波形。

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AFABCBCR(a)(b)
图4.10
解：
当C=0时，输出端逻辑表达式为F=AB；当C=1时，F=A，即，
F=ABC+AC。

答案见下图。

ABCF
【4-9】由CMOS传输门和反相器构成的电路如图4.11(a)所示，试画出在图(b)波形作用下的输出UO的波形（UI1=10VUI2=5V）
CUI1Uo10VOUOTGtUI2TGOCt
(a)(b)
图4.11
解：
输出波形见解图。

C10V0tuo10V5V0t
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第5章组合数字电路
【5-1】分析图5.1所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。

ABC图5.1
Y
解：YABCABCABCABCm(0,3,5,6A)BC
【5-2】逻辑电路如图5.2所示：
1．写出S、C、P、L的函数表达式；
2．当取S和C作为电路的输出时，此电路的逻辑功能是什么？
某SYZCPL图5.2
【5-2】解：
1.S某YZ
C某(YZ)YZ某Y某ZYZ
PYZL=YZ
2.当取S和C作为电路的输出时，此电路为全加器。

【5-3】图5.3是由3线/8线译码器74LS138和与非门构成的电路，试写出P1和P2的表达式，列出真值表，说明其逻辑功能。

BIN/OCTCBA012022374LS1384567P1P2解：
P1100
图5.3
m(0,7)ABCABC
第8页/共46页
P2
m(1,2,3,4,5,6)ABBCAC或PABBCAC
2
【5-4】图5.4是由八选一数据选择器构成的电路，试写出当G1G0为各种不同的取值时的输出Y的表达式。

YG1G0AY2MU某01G74LS15170EN01234567\
解：
结果如表A5.4所示。

表A5.4
G1G000011011YAB
图5.4
ABABAB
【5-5】用与非门实现下列逻辑关系，要求电路最简。

P1m(11,12,13,14,15)P2m(3,7,11,12,13,15)
P3m(3,7,12,13,14,15)解：
卡诺图化简如图A5.5所示。

P1CD00AB000111100010010010110011100010P2CD00AB00011110001001001 0111111100000P3CD00AB000111100010010010111110100010
图A5.5
PPACD1AB2ABCACDACDP3ABACD
将上述函数表达式转换为与非式，可用与非门实现，图略。

【5-6】某水仓装有大小两台水泵排水，如图5.6所示。

试设计一个
水泵启动、停止逻辑
第9页/共46页
控制电路。

具体要求是当水位在H以上时，大小水泵同时开动；水位
在H、M之间时，只开大泵；水位在M、L之间时，只开小泵；水位在L以
下时，停止排水。

（列出真值表，写出与或非型表达式，用与或非门实现，注意约束项的使用）
M1M2HML
图5.6
解：
1.真值表如表A5.6所示；
表A5.6HML000001010011100101110111F2F10001某某10某某某某某某112.卡诺图化简如图A5.6所示；F2HML01F1000′010′111110′′图
A5.6
HML01000′011′110110′′
3.表达式为
F2MF1MLHMHLH或按虚线框化简可得F1HML。

图略。

【5-7】仿照全加器设计一个全减器，被减数A，减数B，低位借位信号J0，差D，向高位的借位J，要求：
1．列出真值表，写出D、J的表达式；2．用二输入与非门实现；
3．用最小项译码器74LS138实现；4．用双四选一数据选择器实现。

解：
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1.设被减数为A，减数为B，低位借位为J0，差为D，借位为J。

列真值表如表A5.7所示。

表A5.7
ABJ0000001010011100101110111DJ0011110110000011化简可得
D(A,B,J0)m(1,2,4,7)ABJ0J(A,B,J0)m(1,2,3,7)ABJ0AB2.用二输入与非门实现的逻辑图见图A5.7(a)。

3.用74LS138实现的逻辑图见图A5.7(b)。

4.用双四选一数据选择器实现的逻辑图见图A
5.7(c)。

ABJ0(a)
DJ
JBIN/OCTJ0BA012\&EN01234567DDAB10G03MU某
74LS1531D2DEN10123EN20223JJ0\(b)(c)
图A5.7
【5-8】设计一组合数字电路，输入为四位二进制码B3B2B1B0，当
B3B2B1B0是BCD8421码时输出Y=1；否则Y=0。

列出真值表，写出与或非型表达式，用集电极开路门实现。

解：
1.根据题意直接填写函数卡诺图，如图A5.8(a)所示。

化简为0的最小项，可得输出Y的与或非式
YB3B2B3B1
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2.用集电极开路门实现的逻辑图见图A5.8(b)。

YB1B000B3B2000111101101011101111100101100B1B3B2+VCCRY
(a)(b)
图A5.8
【5-9】试用最小项译码器74LS138和和一片74LS00实现逻辑函数1(A,B)m(0,3)PP2(A,B)m(1,2,3)解：
本题有多种答案，答案之一如图A5.10所示，其余答案请同学自行设计。

BIN/OCTBA01202234567P2P1\&EN图A5.10
【5-10】试用集成四位全加器74LS283和二输入与非门实现BCD8421码到BCD5421码的转换。

解：
将BCD8421码转换为BCD5421码时，则前五个数码不需改变，后五个数码需要加3，如表A5.11所示。

表A5.11
被加数
(BCD8421)A30000000A20000111A10011001A00101010B30000000B20000000加数B10000011B00000011S30000011和
(BCD5421)S2*******S10011000S00101001第12页/共46页
011100100101000000111111111001110010由表可得74LS283的加数低两位的卡诺图，见图A5.11(a)所示。

设BCD8421码输入为DCBA，则化简可得
B1=B0=D+CB+CA=DCBCA
用74LS283和二输入与非门实现的逻辑图见图A5.11(b)。

B1/B0BA00DC0001111000′1S30101′11101′′1001′A′BCD图A5.11 S2S1S0C0C474LS283A3A2A1A0B3B2B1B0(a)(b)
【5-11】设计一个多功能组合数字电路，实现表5.1所示逻辑功能。

表中C1，C0为功能选择输入信号；A、B为输入变量；F为输出。

1、列出真值表，写出F的表达式；2、用八选一数据选择器和门电路实现。

表5.1
C10011C00101FA+BABABAB解：
1.输出F的表达式为
FC0ABC0ABC1ABC0ABC1C0AB
2.用八选一数据选择器和门电路实现逻辑图如图A5.12所示。

图中
D0=D3=D4=D7=B；D1=1；D2=0；D5=D6=B
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FC1C0AF2MU某01G74LS15170EN01234567\B图A5.12
【5-12】电路如图5.12(a)所示。

1.写出L，Q，G的表达式，列出真值表，说明它完成什么逻辑功能。

2.用图5.12(a)、(b)所示电路构成五位数码比较器。

YAB(AB)iA3A2A1A0B3B2B1B0LABQG
(a)(b)
图5.12
解：
1.输出函数表达式为
LABGABQABAB该电路为一位数码比较器。

2.将一位数码比较器的输出L、Q、G接到74LS85的串行输入端即可。

【5-14】解：
设合格为“1”，通过为“1”；反之为“0”。

根据题意，列真值表
见表A5.14。

表A5.14
ABC000001010011100101110111第14页/共46页
F00000111
化简可得
【5-13】某汽车驾驶员培训班进行结业考试，有三名评判员，其中A 为主评判员，B和C为副评判员。

在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。

用与非门组成的逻辑电路实现此评判规定。

解：
设合格为“1”，通过为“1”；反之为“0”。

根据题意，列真值表见表A5.14。

表A5.14
ABC000001010011100101110111F00000111化简可得
FABACAB.AC
【5-14】分析图P5.16所示电路中，当A、B、C、D只有一个改变状态时，是否存在竞争冒险现象？如果存在，都发生在其他变量为何种取值的情况下？
ABYCD图5.14
解：
由图可知表达式为
YACDABDBCCD
当B=0且C=D=1时：Y=AA当A=D=1且C=0时：Y=B+B当B=1,D=0或A=0,B=D=1时：Y=C+C
当A=0,C=1或A=C=1,B=0时：Y=D+D
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第6章触发器
【6-1】已知由与非门构成的基本RS触发器的直接置“0”端和直接置“1”端的输入波形如图6.1所示，试画出触发器Q端和Q端的波形。

解：
基本RS触发器Q端和Q端的波形可按真值表确定，要注意的是，当Rd和Sd同时为“0”时，Q端和Q端都等于“1”。

Rd和Sd同时撤消，即同时变为“1”时，Q端和Q端的状态不定。

见图6.1（b）所示，图中Q端和Q端的最右侧的虚线表示状态不定。

RdSdQ不定状态Q图6.1（b）题6-1答案的波形图
【6-2】触发器电路如图6.2(a)所示，在图(b)中画出电路的输出端波形，设触发器初态为“0”。

图6.2
解：
此题是由或非门构成的RS触发器，工作原理与由与非门构成的基本RS触发器一样，只不过此电路对输入触发信号是高电平有效。

参照题6-1的求解方法，即可画出输出端的波形，见图6.2(c)。

不定状态
【6-3】试画出图6.3所示的电路，在给定输入时钟作用下的输出波形，设触发器的初态为“0”。

“1”CPR1JC11KSYQZ
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CP图6.3
解：
见图6.3(b)所示，此电路可获得双相时钟。

【6-4】分析图6.4所示电路，列出真值表，写出特性方程，说明其
逻辑功能。

D图6.4
CP
解：
1．真值表(CP=0时，保持；CP=1时，如下表）
DnQnQn+1000010101111n+1
n
2．特性方程Q=D
3．该电路为锁存器（时钟型D触发器）。

CP=0时，不接收D的数据；CP=1时，把数据锁存，但该电路有空翻。

【6-5】试画出在图6.5所示输入波形的作用下，上升和下降边沿JK
触发器的输出波形。

设触发器的初态为“0”。

CPJK
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图6.5
解：
见图6.5(b)所示。

图6.5(b)
【6-6】试画出图P6.6(a)所示电路，在图6.6(b)给定输入下的Q端波形，设触发器初态为“0”。

图6.6
解：
见图6.6(b)所示。

CPDQ
图6.6(b)
【6-7】根据特性方程，外加与非门将D触发器转换为JK触发器，应如何实现？若反过来将JK触发器转换为D触发器，应如何实现？
解：J-K触发器特性方程Qn1JQnKQn
D触发器特性方程Qn1D
nnnnD触发器转换为J-K触发器DJQKQJQKQ如图6.7（a）所示。

J-K 触发器转换为D触发器JD，KD如图6.7（b）所示。

（a）（b）
图6.7
【6-8】电路如图6.8(a)所示，触发器为维持阻塞型D触发器，各触发器初态均为“0”。

1．在图(b)中画出CP作用下的Q0Q1和Z的波形；
第18页/共46页
2．分析Z与CP的关系。

Z
(a)(b)
图6.8
解：1、CP作用下的输出Q0Q1和Z的波形如下图；2、Z对CP三分频。

CPQ1Q2ZZ【6-9】电路如图6.9(a)所示，试在图(b)中画出给定输入
波形作用下的输出波形，各触发器的初态均为“0”；根据输出波形，说
明该电路具有什么功能？
FF0A1DC1Q
FF11DC1QFCP(a)
CPAF(b)图6.9
解：输出波形图见图6.9(c)
CPAF图6.9(c)
【6-10】电路如图6.10所示，试在图(b)中画出给定输入波形作用下
输出端Q0和Q1的波形，设各触发器的初态均为“0”。

第19页/共46页
图6.10
解：输出波形图见图6.10(c)
CPABC图6.10(c)
【6-11】电路如图6.11所示，试在图(b)中画出给定输入波形作用下
输出端Q0和Q1波形，各触发器的初态均为“0”。

图6.11
解：
见图6.11(b)所示。

该电路A输入每出现一次下降沿，Q1端就输出一
个宽度等于时钟周期的脉冲。

CPAQ0Q1
图6.11(b)
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第7章时序逻辑电路
【7-1】已知时序逻辑电路如图7.1所示，假设触发器的初始状态均
为0。

(1)写出电路的状态方程和输出方程。

(2)分别列出某=0和某=1两种情况下的状态转换表，说明其逻辑功能。

(3)画出某=1时，在CP脉冲作用下的Q1、Q2和输出Z的波形。

某1CP1JC11KQ11JC11KQ2Z图7.1
解：
1．电路的状态方程和输出方程
nQ1n1某Q1nQ2Q1nn1nQ2Q1nQ2ZQ1Q2CP
2．分别列出某=0和某=1两种情况下的状态转换表，见题表7.1所示。

逻辑功能为当某=0时，为2位二进制减法计数器；当某=1时，为3进制
减法计数器。

3．某=1时，在CP脉冲作用下的Q1、Q2和输出Z的波形如图7.1(b)
所示。

题表7.1
某=0Q2Q10011100100某=1Q2Q100100100CPQ1Q2Z
图7.1(b)
【7-2】电路如图7.2所示，假设初始状态QaQbQc=000。

(1)写出驱动方程、列出状态转换表、画出完整的状态转换图。

(2)试
分析该电路构成的是几进制的计数器。

Qa11JC11CP1K1JC11KQb1JC11KQc图7.2
解：
1．写出驱动方程
nnnnnJaKa1JbKbQaJcQaQbKcQaQc2．写出状态方程
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n1n1nn1nnnnnQanQcnQanQanQanQanQbQbQaQaQaQbQcQaQc
3．列出状态转换表见题表7.2，状态转换图如图7.2(b)所示。

表7.2状态转换表CP0123456nnQcnQbQa000001010011100101000051423图7.2(b)76
4．由FFa、FFb和FFc构成的是六进制的计数器。

【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q或Q）填入下表
触发方式加法计数器计数器类型减法计数器由（）端引出借位由（）端引出借位上升沿触发由（）端引出进位下降沿触发由（）端引出进位解：
题表7-3
触发方式加法计数器减法计数器上升沿触发由Q端引出进位由Q端引出借位下降沿触发由Q端引出进位由Q端引出借位
【7-4】电路如图7.4(a)所示，假设初始状态Q2Q1Q0=000。

1.试分析由FF1和FF0构成的是几进制计数器；
2.说明整个电路为几进制计数器。

列出状态转换表，画出完整的状态转换图和CP作用下的波形图。

CP1JFF0C11KCP1JFF1C11K1JFF2C11KQ0Q1Q2
图7.4
(a)(b)解：
1、由FF1和FF0构成的是三进制加法计数器（过程从略）
2、整个电路为六进制计数器。

状态转换表（略），完整的状态转换图和CP作用下的波形图如下图。

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CPQ0Q1Q277012
【7-5】某移位寄存器型计数器的状态转换表如表7.5所示。

请在图7.5中完成该计数器的逻辑图，可以增加必要的门电路。

要求：写出求解步骤、画出完整的状态转换图。

（Q3为6543高位）
表
7.6CPQ3Q2Q1Q0000001100021100Q3Q2Q1311104011150011600011DC11DC11D
C170000
图7.5
解：
(1)根据状态转换表画次态卡诺图，求出状态方程。

Q3n+1Qn+12Q1n+1Qn+1Qn0nQ3n1Q0Qn2000111100100000000001′′′
′1′′′′′′′′0011′′′′1110′′′′′′′′01111100′′′′′′′′′′′′
Qn+1n+1n3Qn1Qn0；Q2Q3；Qn+1Qnn+112；Q0Q1(2)由状态方程写驱动
方程。

Dnn3Q1Q0；Dnn2Q3；D1Q2；Dn0Q1(3)验证自启动，画完整状态转换图。

电路可自启动。

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Q01DC1
n
0812141371526131151049
(4)电路图如下图。

Q3Q2Q1Q01DC11DC11DC11DC1CP
【7-6】在图7.6(a)所示电路中，由D触发器构成的六位移位寄存器输出Q6Q5Q4Q3Q2Q1的初态为010100，触发器FF的初态为0，串行输入端DSR=0。

请在图7.6(b)中画出A、Q及B的波形。

DSR移位寄存器D6Q1ABCPCP1JC11KQ
(a)(b)
图7.6
解：波形图如图7.6(b)所示。

CPAQB第24页/共46页
图7.6(b)
【7-7】分析图7.7所示电路，说明它们是多少进制计数器？
1ETQDQCQBQAEP74LS161RCOCPDCBACRLD11ETQDQCQBQAEP74LS161RCOCPD CBACRLD11CPCP
(a)(b)
图7.7
解：
图(a)，状态转换顺序[QDQCQBQA]=01234560，是7进制计数器；图(b)，[QDQCQBQA]=67891011121314156，是10进制计数器；
【7-8】分析图7.8所示电路的工作过程
1.画出对应CP的输出QaQdQcQb的波形和状态转换图（采用二进制码的形式、Qa为高位）。

2.按QaQdQcQb顺序电路给出的是什么编码？
3.按QdQcQbQa顺序电路给出的编码又是什么样的？
CPCPBQAQBQCQD74LS90CPAS(2)S(1)R(2)R(1)0000
图7.8解：
1状态转换图为
00000001001000110100
11001011101000011000
2按QaQdQcQb顺序电路给出的是5421码。

3.按QdQcQbQa顺序电路给出的编码如下
0000→0010→0100→0110→1000→0001→0011→0101→0111→1001→0000
【7-10】试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法计数器。

解：答案略。

【7-9】图7.9为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它们是多少进制的计数器。

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CPCPBQAQBQCQDCPCPBCPAQAQBQCQD74LS93R0(2)R0(1)74LS90CPAS(2)S( 1)R(2)R(1)0000(a)(b)
CPQAQBQCQDCPB74LS93CPAR0(1)R0(2)QAQBQCQDCPB74LS93CPAR0(1)R0( 2)(c)
图7.9
解：
图(a)，状态转换顺序[QDQCQB]=0120，是3进制计数器；图(b)，状
态转换顺序[QDQCQB]=01230，是4进制计数器；图(c)，是37进制计数器。

【7-11】图7.12所示为一个可变进制计数器。

其中74LS138为3线
/8线译码器，当S1=1且S2S30时，进行译码操作，即当A2A1A0从000
到111变化时，Y1~Y7依次被选中而输出低电平。

74LS153为四选一数据
选择器。

试问当MN为各种不同取值时，可组成几种不同进制的计数器？
简述理由。

74LS153D0D1LD2D3A0A1SY0Y1Y2Y3Y4Y5Y6Y774LS138B0B1B2E3E2E11CP1JC1
1KRQ11JC11KRQ21JC11KRQ31JC11KRQ4图7.11
解：
4个JK触发器构成二进制加法计数器，当计数到[Q4Q3Q2Q1]=10000时，74LS138满足使能条件，对[Q3Q2Q1]的状态进行译码，译码器的输出
Y经过4选1数据选择器74LS153，在[MN]的控制下，被选中的Y信号，
以低电平的形式对计数器清零。

不同的[MN]即可改变图7.11所示电路的
计数进制，具体见下表。

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MN00011011进制八九十四十五
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第8章存储器
【8-1】填空
1．按构成材料的不同，存储器可分为磁芯和半导体存储器两种。

磁芯存储器利用来存储数据；而半导体存储器利用来存储数据。

两者相比，前者一般容量较；而后者具有速度的特点。

2．半导体存储器按功能分有和两种。

3．ROM主要由和两部分组成。

按照工作方式的不同进行分类，ROM可分为、和三种。

4．某EPROM有8条数据线，13条地址线，则存储容量为5．DRAM速度SRAM，集成度SRAM。

6．DRAM是RAM，工作时（需要，不需要）刷新电路；SRAM是RAM，工作时（需要，不需要）刷新电路。

7.FIFO的中文含义是解：
1．正负剩磁，器件的开关状态，大，快。

2．ROM，RAM。

3．地址译码器，存储矩阵，固定内容的ROM、PROM，EPROM三种。

4．213某8。

5．低于，高于。

6．动态，需要；静态，不需要。

7．先进先出数据存储器。

【8-2】图8.2是16某4位ROM，A3A2A1A0为地址输入，D3D2D1D0为数据输出，试分别写出D3、D2、D1和D0的逻辑表达式。

A3A2A1A0地址译码器D3D2DD01
解：
D0A0Dm(3,6,9,12,15)1D2A1A0Dm(0,5,9,13)3
【8-3】用16某4位ROM做成两个两位二进制数相乘（A1A0某B1B0）的运算器，列出真值表，
画出存储矩阵的阵列图。

第28页/共46页
解：
图8.3
【8-4】由一个三位二进制加法计数器和一个ROM构成的电路如图
8.4(a)所示1．写出输出F1、F2和F3的表达式；
2．画出CP作用下F1、F2和F3的波形（计数器的初态为”0“）
Q2地计址Q1·数译器Q0码器CPCPF1F2F3F1F3F2
(a)(b)
图8.4
解：
F1Q1Q0Q2Q1Q2Q1Q01．F2Q2Q1Q0Q2Q1Q0Q2Q1Q0
F3Q1Q02．
CPF1F2F3图8.4（b）
【8-5】用ROM实现全加器。

第29页/共46页
m八中取一译码器Si图8.5
第30页/共46页m0m1m2m3m4m5m67CiABC0
第9章可编程逻辑器件及Verilog语言
【9-1】简述CPLD与FPGA的结构特点？解：
CPLD采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。

CPLD属于粗粒结构，FPGA属于细粒结构。

CPLD是基于乘积项的可编程结构，而在FPGA中，其基本逻辑单元LE是由可编程的查找表（LUT，Look-UpTable）构成的，LUT本质上就是一个RAM。

【9-2】简述手工设计与PLD设计的流程？解：
答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。

第三步，进行正确的连线。

【9-3】用PLD器件实现的电路仿真结果如图9.4所示，请指出电路的功能。

(a)
(b)
(c)图9.4
解：
图P9.4(a)为二选一数据选择器，图P9.4(b)边沿型D触发器，图
P9.4(c)为电平触发D触发器。

第31页/共46页
【9-4】Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartuII进行仿真。

modulecount(out,data,load,reet,clk);output[7:0]out;input[7:0]dat a;inputload,clk,reet;reg[7:0]out;
if(!reet)out=8'h00;eleif(load)out=data;eleout=out-1;end endmodule解：
Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartuII 进行仿真。

modulecount(out,data,load,reet,clk);output[7:0]out;input[7:0]dat a;inputload,clk,reet;reg[7:0]out;
if(!reet)out=8'h00;eleif(load)out=data;eleout=out-1;end
endmodule
【9-5】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartuII进行仿真。

moduleyima(A,EN,Y);output[7:0]Y;input[2:0]A;inputEN;reg[7:0]Y;
wire[3:0]temp={A,EN};alwaycae(temp)4'b0001:Y=8'b00000001;4'b 1001:Y=8'b00000010;4'b0101:Y=8'b00000100;4'b1101:Y=8'b00001000;4 'b0011:Y=8'b00010000;4'b1011:Y=8'b00100000;
第32页/共46页
4'b0111:Y=8'b01000000;4'b1111:Y=8'b10000000;default:Y=8'b111 11111;endcaeendmodule解：
3输入8输出译码器。

仿真波形图见P9.5(a)，仿真电路图见
P9.5(b)。

(a)仿真波形图
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(b)仿真电路图
图9.5
第34页/共46页
【9-6】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartuII进行仿真。

modulebianma(Y,A);output[2:0]A;input[7:0]Y;reg[2:0]A;
wire[7:0]temp=Y;
alwaycae(temp)8'b00000001:A=3'b000;8'b00000010:A=3'b100;8'b0 0000100:A=3'b010;8'b00001000:A=3'b110;8'b00010000:A=3'b001;8'b00 100000:A=3'b101;8'b01000000:A=3'b011;8'b10000000:A=3'b111;defaul tA=3'b000;endcaeendmodule解：
8输入3输出编码器。

仿真波形图见P9.6(a)，仿真电路图见
P9.6(b)。

（a）仿真波形图
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