第11讲 FPGA配置与边界扫描w2010

程）技术的发明者，ISP技术极大的促进了 PLD产品的发展，80年代和90年代初是其黄 金时期。 Lattice中小规模PLD/FPGA比较有特色，种 类齐全，性能不错。 99年Lattice收购Vantis（原AMD子公 司）,2001年收购Lucent微电子的FPGA部门， 是世界第三大可编程逻辑器件供应商。 目前Lattice公司在上海设有研发部门。 返回
Passive Serial Asynchronous (PSA) 被动串行异步
Configuration with a serial asynchronous microprocessor interface. 用于微处器配置电路，串行线路
Joint Test Action Group (JTAG) JTAG模式

电路图
MAX7128的配置电路图
多片MAX7128的配置电路图
Altera公司的FPGA的配置
1.
2.
3. 4. 5. 6. 7.
被动/主动 共有7种模式： 串行/并行 Passive Serial (PS) 异步/同步 Active Serial (AS) ？？？ Passive Parallel Synchronous (PPS) Fast Passive Parallel (FPP) Passive Parallel Asynchronous (PPA) Passive Serial Asynchronous (PSA) Joint Test Action Group (JTAG) JTAG模式 可通过FGPA的MSEL0,MSEL1引脚选择
Passive Parallel Asynchronous (PPA) 被动并行异步
Configuration with a parallel asynchronous microprocessor interface. In this scheme, the microprocessor treats the target device as memory. 用于微处器配置电路
型号表 EPC2 EPC1213

EPC1 EPC1064
EPC1441 EPC1064V
Cyclone专用配置器件
1.
2. 3.
专门用于配置Cyclone器件的EEPROM， 可以用ByteblasterII在线改写， 电压为3.3v
型号表 EPCS1 EPCS4 (AS mode configuration)
有关配置的术语
被动/主动
是指FPGA的配置过程是FPGA发起 还是配置器件（主 机host）发起，如是FPGA器件发起配置，则为主动， 否则为被动
串行/并行
配置数据通过一根数据线传送道到FPGA中为串行，并 行配置一般有8根数据线，速度更快
异步/同步
异步配置，没有时钟信号线，同步配置有时钟信号线
在系统现场重 编程修改 允许现场硬 件升级 迅速方便地 提升功能
减少对器 件的触摸 和损伤
不计较器 件的封装 形式
ALTERA 的 ByteBlaster（MV）下载接口
此接口既可作编 程下载口，也可作 JTAG接口
3.7.1 CPLD的JTAG方式编程
对CPLD编程
TCK、TDO、TMS、TDI为CPLD的JTAG口
JTAG BST选择命令模式时序
TAP控制器的命令模式有：
SAMPLE／PRELOAD指令模式 EXTEST指令模式
BYPASS指令模式
IDCODE指令模式
USERCODE指令模式
JTAG:更多内容
参见文献： 1. IEEE 1149.1 (JTAG) BoundaryScanTesting in Altera Devices September 2000, ver. 4.05 Application Note 39
JTAG：功能

有3个功能：
内部测试一IC内部的逻辑测试 2. 外部测试一IC间相互连接的测试（PCB线路
1.
测试）
3.

取样测试一IC正常运行时的数据取样测试
现在，JTAG电路和接口被广泛用于芯片的 代码下载, 请看电路图
FLEX 10K等器 件的JTAG电路
JTAG BST系统与与FLEX器件关联结构图
JTAG接口的信号定义
引 脚 描 述 功 能
TDI TDO TMS TCK TRST
测试数据输入 (Test Data Input) 测试数据输出 (Test Data Output) 测试模式选择 (Test Mode Select) 测试时钟输入 (Test Clock Input) 测试复位输入 (Test Reset Input)
1.
通过PC机配置
2. 通过专用编程器配置
通过专用编程器配置
MAX7128的配置电路

MAX 7000S devices are in-system programmable via an industry-standard 4-pin Joint Test Action Group (JTAG) interface (IEEE Std. 1149.1-1990).
测试指令和编程数据的串行输入引脚。 数据在 TCK 的上 升沿移入。 测试指令和编程数据的串行输出引脚， 数据在 TCK 的下 降沿移出。如果数据没有被移出时，该引脚处于高阻态。 控制信号输入引脚，负责 TAP 控制器的转换。TMS 必须 在 TCK 的上升沿到来之前稳定。 时钟输入到 BST 电路，一些操作发生在上升沿，而另一 些发生在下降沿。 低电平有效，异步复位边界扫描电路(在 IEEE 规范中， 该引脚可选)。

PLD器件的配置与编程
何谓配置和编程？
将VHDL代码形成的文件写入PLD器件的过程
配置（configure）和编程(program)的区别
Program：对flash或者EEPROM工艺的配置芯片
或者PLD器件进行写入的过程 Configure：对SDRAM工艺的FPGA写入数据必 须每次上电后均要进行一次，编程文件保存在配 置芯片中，上电时从编程芯片下载到FPGA中
Configuration through the IEEE Std. 1149.1 (JTAG) pins. (1)
1. 2.
使用JTAG接口配置， 调试时最常用的配置方式
FPGA配置电路图：Cyclone器件
多个Cyclone器件配置
调试时的Cyclone器件配置
配置电路的设计问题
1.
选择合适的配置模式（PS,JTAG,AS等）
的顺序选择。
ByteBlaster II编程 电缆电路
ByteBlaster II的10 PIN 插头定义
ByteBlaster MV
编程电缆电路
ByteBlaster MV的10 PIN 插头定义
ByteBlaster 编程电缆电路
ByteBlaster 的10 PIN 插头定义
PLD器件中的JTAG技术和ISP技术
Active Serial (AS) 主动串行
1. Configuration with the serial configuration
devices (EPCS1 and EPCS4).
2. 用于Cyclone系列器件的配置
3. 必须使用ByteBlaster II电缆
Passive Parallel Synchronous (PPS) 被动并行同步
USB Blaster USB Port Download Cable, II. MasterBlasterTM communications cable, III. ByteBlasterTM II parallel download cable IV. ByteBlasterMVTM parallel port download cable.
1. Configuration with a parallel synchronous
microprocessor interface.
用于 微处理器对 FPGA进行配置，配置为并行 传输，同步
Fast Passive Parallel (FPP) 快速被 动并行
Configuration with an enhanced configuration device or parallel synchronous microprocessor interface where 8 bits of configuration data are loaded on every clock cycle. Eight times faster than PPS. 比PPS模式快8倍的配置模式，其他同PPS
2.

1980年，JTAG（the Joint Test Action Group）组 织提出了一种新的测试方案
JTAG：结构
定义了一种 boundary-scan testing 方法，在IC 芯片中增加实现这种测试的电路。 该方法后来成为IEEE1149.1标准 图示：

边界扫描 数据移位 方式
Altera的CPLD和FPGA的 配置编程过程
CPLD器件可独立使用，无需其他编程芯片，
直接通过JTAG接口或其他接口进行编程
FPGA器件不能独立使用（调试时可以），
需要和配置芯片一起使用，在生产时，代码 写入配置芯片中，应用时，加电后代码自动 从配置芯片写入FPGA中
PLD器件的2种配置方法
Passive Serial (PS) 被动串行
可通过一下2种方式配置： 1. the enhanced configuration devices
EPC16, EPC8, and EPC4), EPC2, EPC1, EPC1441
2.
I.
serial synchronous microprocessor interface：
1.
何为JTAG？ 何为ISP？
2.
JTAG：起源
1.
随着IC技术的发展，PCB越来越复杂，尤其是 SMD器件(surfacemount packaging device) 的大 量使用，PCB面积越越小。
传统测试方法 难以使用
1. external test probes（外部测试探针） 2. “bed-of-nails” test fixtures（针床测试设备）
Altera公司的PLD器件综述
1.
PLD器件
MAXII
2.
主流FPGA产品
Cyclone（飓风） CycloneII Stratix
3.
FPGA配置芯片
配置EEPROM Cyclone专用配置器件
4.
早期器件，大部分已经停产
配置EEPROM
1.
2.
用于配置SRAM工艺FPGA的EEPROM， EPC2以上的芯片可以用电缆多次擦写
CPLD的编程方案
CPLD
JTAG编程端口
CPLD
isp编程端口
JTAG编程信 号：TCK、 TDO、TM配电路
PC机
PC机
ISP功能提高设计和应用的灵活性
未编程前先焊 接安装
系统内编程--ISP
允许一般的 存储 样机制造方 便 支持生产和 测试流程中 的修改
根据FPGA类型，并考虑 调试和运行 2种状态的配置 模式
2.
选择配置器件（EPC2,EPS1，MCU等）
根据器件，FPGA类型，芯片的价格等
3.
选择一种编程电缆，可自行制作配置电缆电路
根据FPGA类型，一般按：
I. II. III.
ByteBlaster II ByteBlaster MV ByteBlaster
2.
相关器件的datasheet
The end.
MAXII
返回
Cyclone（飓风）：
返回
Cyclone II：
返回
Stratix ：
返回
StratixII:
返回
配置EEPROM
返回
Cyclone专用配置器件
返回
关于Lattice公司
Lattice（中文名：莱迪思）是ISP（在线可编

The ISP circuitry in MAX 7000S devices is compatible with IEEE Std. 1532 specification. The IEEE Std.
1532 is a standard developed to allow concurrent ISP between multiple PLD vendors.