扫描驱动显示电路设计CPLD-3

内蒙古工业大学信息工程学院实验报告
课程名称： CPLD/FPGA应用开发技术
实验名称：扫描驱动显示电路设计
实验类型：验证性□ 综合性□设计性■
实验室名称：
班级：学号：
姓名：组别：
同组人：成绩：
实验日期： 2012-5-9
月日
预习报告
一、实验目的：
1．了解实验箱中8位七段数码管显示模块的工作原理。

2．熟悉VHDL 硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。

3．掌握利用CPLD/FPGA设计8位七段数码管扫描显示驱动电路的方法。

二、实验设备：
1．计算机（配置为：P4 CPU 128M内存）；
2． MAX+plusⅡ开发工具软件；
3． EL教学实验箱；
4．万用表；
5． DS 5022M型双踪数字示波器；
三、实验内容：
本实验要求在给定子模块程序的基础上，画出设计原理图。

自行编写顶层模块程序，完成扫描显示驱动电路的设计，实现在8个数码管上轮流显示字符0－F的功能。

四、设计要求
1．要求在Max+plusⅡ平台上用VHDL语言编写顶层模块程序，调试、仿真成功后，下
载至ALTER EPM7128SLC84-15 芯片，再利用外接电路实现以上设计功能。

2．扫描驱动显示电路有 2 个输入端（clk,reset）,14 个输出端（a,b,c,d,e,f,g）
和（y0,y1,y2,y3,y4,y5,y6,y7）,全部为TTL 电平，管脚分配任意，如下图所示。

3．根据芯片特点，管脚分配时将时钟信号分配给83 脚，复位信号分配给1 脚，使能信号分配给84 脚。

月日
实验报告
一、实验内容：
本实验要求在给定子模块程序的基础上，画出设计原理图。

自行编写顶层模块程序，完
成扫描显示驱动电路的设计，实现在8 个数码管上轮流显示字符0－F 的功能。

二、实验程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY XS IS
PORT(CLK,RESET: IN STD_LOGIC;
A,B,C,D,E,F,G: OUT STD_LOGIC;
Y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END XS;
ARCHITECTURE BEHA OF XS IS
COMPONENT COUNTER16
PORT(CLK,CLR: IN STD_LOGIC;
COUNT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COMPONENT;
COMPONENT DECDISP
PORT(DATAIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
A,B,C,D,E,F,G: OUT STD_LOGIC);
END COMPONENT;
COMPONENT YIMA3
PORT(X: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
Y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END COMPONENT;
SIGNAL CONT: STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL SEL3: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
D1:COUNTER16 PORT MAP(CLK=>CLK,CLR=>RESET,COUNT=>CONT);
D2:DECDISP PORT MAP(DATAIN=>CONT,A=>A,B=>B,C=>C,D=>D,E=>E,F=>F,G=>G);
D3:YIMA3 PORT MAP(X=>CONT(2 DOWNTO 0),Y=>Y);
END BEHA;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY YIMA3 IS
PORT( X: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
Y: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END YIMA3 ;
ARCHITECTURE BEHA OF YIMA3 IS
BEGIN
Y<=X;
END BEHA;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DECDISP IS
PORT(DATAIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
A,B,C,D,E,F,G: OUT STD_LOGIC);
END DECDISP;
ARCHITECTURE BEHA OF DECDISP IS
SIGNAL DATAOUT: STD_LOGIC_VECTOR(6 DOWNTO 0);
BEGIN
A<=DATAOUT(6);
B<=DATAOUT(5);
C<=DATAOUT(4);
D<=DATAOUT(3);
E<=DATAOUT(2);
F<=DATAOUT(1);
G<=DATAOUT(0);
PROCESS(DATAIN)
BEGIN
CASE DATAIN IS
WHEN "0000"=> DATAOUT<="1111110"; WHEN "0001"=> DATAOUT<="0110000"; WHEN "0010"=> DATAOUT<="1101101"; WHEN "0011"=> DATAOUT<="1111001"; WHEN "0100"=> DATAOUT<="0110011"; WHEN "0101"=> DATAOUT<="1011011"; WHEN "0110"=> DATAOUT<="1011111"; WHEN "0111"=> DATAOUT<="1110000"; WHEN "1000"=> DATAOUT<="1111111"; WHEN "1001"=> DATAOUT<="1111011"; WHEN "1010"=> DATAOUT<="1110111"; WHEN "1011"=> DATAOUT<="0011111"; WHEN "1100"=> DATAOUT<="1001110"; WHEN "1101"=> DATAOUT<="0111101"; WHEN "1110"=> DATAOUT<="1001111"; WHEN "1111"=> DATAOUT<="1000111"; WHEN OTHERS=> DATAOUT<="XXXXXXX"; END CASE;
END PROCESS;
END BEHA;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNTER16 IS
PORT(CLK,CLR: IN STD_LOGIC;
COUNT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END COUNTER16;
ARCHITECTURE BEHA OF COUNTER16 IS
SIGNAL CNT: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
PROCESS(CLK,CLR)
BEGIN
IF CLR='0'THEN
CNT<="0000";
ELSIF CLK='1' AND CLK'EVENT THEN
CNT<=CNT+'1';
END IF;
COUNT<=CNT;
SEL<=CNT(2 DOWNTO 0);
END PROCESS;
三、仿真结果：
四、管脚分配：。