计算机组成原理题库-第5章题库
计算机组成原理第5章习题参考答案讲解
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及为操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第5章习题参考答案
倍？ [解] （1）主存容量为 4MB，按字节编址，主存地址为 22 位，地址格式如下图所示： 区号 (8 位) Cache 的地址格式为 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位) （2）由于每个字块有８个字，故主存第０、１、２、⋯、９９号字单元分别在字块０～１２ 中，但 Cache 起始为空，Cache 与主存是以块为单位交换，所以第一次读时每一块中的 第一个单元没命中，但后面７次每个单元均可以命中 命中率＝Nc/(Nc＋Nm)＝(100－13＋７×100)/(８×100)＝98.4％ （3）设 Cache 的存取周期为 T，则主存的存取周期为６T。 有 Cache 的访存时间＝H×Tc＋（１－H）×（Tm＋Tc）＝Tc＋（１－H）×Tm =T+(1-98.4%)×6T=1.096T 无 Cache 的访存时间为６T，所以速度提高倍数＝６÷1.096＝５.47 倍。 5-27 已知采用页式虚拟存储器，某程序中一条指令的虚地址是：000001111111100000。该程 序的页表起始地址是 0011，页面大小１K，页表中有关单元最末四位（实页号）见下表： 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位)
_
A12 0 1 0 1
A11~A0 --------------------
第一组 第二组 第三组 第四组
CS 0 A13 A12 CS1 A13 A12 CS 2 A13 A12
CS 3 A13 A12
存储器的逻辑图如图 1 所示。 5-16.现有如下存储芯片：2K×1 的 ROM、4K×1 的 RAM、8K×1 的 ROM。若用它们组成容量为 16KB 的存储器，前 4KB 为 ROM，后 12KB 为 RAM，CPU 的地址总线 16 位。 （1）各种存储芯片分别用多少片？ （2）正确选用译码器及门电路，并画出相应的逻辑结构图。 （3）指出有无地址重叠现象。 [解]： （1） 需要用 2K×1 的 ROM 芯片 16 片，4K×1 的 RAM 芯片 24 片。不能用 8K×1 的 ROM 芯片，因为大于 ROM 应有的空间。 （2） 各存储芯片的地址跟配如下： A15 A14 A13 A12 A11 A10~A0 X X 0 0 0 ----- 2KB ROM X X 0 0 1 ------ 2KB ROM X X 0 1 ----------------- 4KB RAM X X 1 0 ----------------- 4KB RAM X X 1 1 ----------------- 4KB RAM 相应的逻辑结构图如图 2 示。 （3）有地址重叠现象。因为地址线 A15、A14 没有参加译码
计算机组成原理习题答案5
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及为操作信号序列如下：(PC)→AR(DR)→IR(M)→DR PC O , G, AR i R/W=R DR O , G, IR i(R2)→AR R 2O , G, AR i (R1)→DR R 1O , G, DR i (DR)→MR/W=WSTO R1, (R2)~3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：(PC)→AR (DR)→IR(M)→DR PC O , G, AR i R/W=R DR O , G, IR i(R3)→AR R 3O , G, AR i (M)→DR DR O , G, R 0i(DR)→R0R/W=RLAD (R3), R0~4．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理习题答案第五章
对阶之后，尾数相加和相减。
相加：１１．０１１１１０
＋１１．１００００１
１０．１１１１１１
需右规一次，［X＋Y］浮＝０１１０；１．０１１１１１
所以X＋Y＝２１１０×（－０．１００００１）
相减：１１．０１１１１０
＋００．０１１１１１
１１．１１１１０１
需左规４次，［X－Y］浮＝０００１；１．０１００００
④
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
相加：００．０１０１１０
＋１１ ．０１１０００
１１．１０１１１０
需左规一次，［X＋Y］浮＝１０１１；１．０１１１００
所以X＋Y＝２－１０１×（－０．１００１００）
相减：００．０１０１１０
＋００．１０１０００
００．１１１１１０
所以X－Y＝２－１００×０．１１１１１０
（３）X＝２－０１１×０．１０１１００，Y＝２－００１×（－０．１１１１００）
计算机组成原理习题答案第五章
尾数调整：因为｜X尾数｜≤｜Y尾数｜，所以无需尾数调整。
阶码相减EA－EB＝３－５＝－２
尾数相除：由补码除法规则求得：－０．１１０１＋－０．１１０１×２－４
０．１１１１
X÷Y＝－０．１１０１＋－０．１１０１×２－４
０．１１１１×２－２
14．用流程图描述浮点除法运算的算法步骤。
１＝P３P２P１
则有：
C３＝G倡
１＋P倡
１C０
C６＝G倡
２＋P倡
２G倡
１＋P倡
２P倡
１C０
C９＝G倡
３＋P倡
３G倡
２＋P倡
３P倡
２G倡
１＋P倡
３P倡
２P倡
１C０
8．分别用原码乘法和补码乘法计算X×Y。
（１）X＝０．１１０１１，Y＝－０．１１１１１
（２）X＝－０．１１０１０，Y＝－０．０１１１０
解：（１）原码乘法：
P倡
１＝P４P３P２P１
C５＝G５＋P５C４
所以C６＝G６＋P６C５＝G６＋P６G５＋P６P５C４
7．设计一个９位先行进位加法器，每３位为一组，采用两级先行进位线路。
解：
C１＝G１＋PC０
C２＝G２＋P２G１＋P２P１C０
C３＝G３＋P３G２＋P３P２G１＋P３P２P１C０
设：G倡
１＝G３＋P３G２＋P３P２G１，P倡
＝０．００１０，［－X］补＝１．０１０１
［Y］补＝１．１０１１
１/２Y补
＝１．１１０１，１/４Y补
＝１．１１１０，［－Y］补＝０．０１０１
4．设下列数据长８位，包括１位符号位，采用补码表示，分别写出每个数据右移或左移２位之后的结果。
计算机组成原理第五章指令系统（含答案）
计算机组成原理第五章指令系统（含答案）第五章指令系统5.1 指令系统概述及指令格式随堂测验1、下列关于指令（机器指令）的描述中，正确的是（）（多选）A、是计算机系统中硬件与软件之间的接口B、是程序员操作计算机硬件的接口C、是冯诺依曼结构计算机实现“程序控制”原理的载体D、是指挥计算机指令特定操作的命令2、下列关于指令的描述中，正确的是（）（多选）A、指令的操作码定义了指令的功能B、指令的地址码字段是不可缺少的C、单地址指令只能处理一个数据D、指令的地址码字段可以表示一个地址，也可以表示一个数据3、下列关于指令格式的描述中，正确的是（）（多选）A、对采用定长操作码的计算机而言，若需要支持65条指令，则其操作码字段最少需要7位B、若指令中每个地址字段位均为4位，则对RR型指令而言，可以使用16个寄存器C、指令字长确定的情况下，指令的地址字段越多，则其位数就越少D、计算机硬件是影响指令格式设计的因素之一5.2 寻址方式及指令寻址随堂测验1、直接寻址的无条件转移指令执行的效果是将将指令地址送入（）（单选）A、程序计数器PCB、地址寄存器MARC、数据缓冲寄存器MDRD、偏移地址累加器2、下列关于寻址方式的描述中，正确的是（）（多选）A、包括指令寻址方式和数据的寻址方式B、形成指令和数据所在虚拟存储器地址的方法C、形成指令和数据所在主存地址的方法D、形成指令和数据在Cache地址的方法3、下列关于指令寻址方式的描述中，正确的是（）（多选）A、指令的有效地址通过指令中形式地址字段给出B、程序中有条件和无条件转移采用的就是跳跃寻址C、指令的不同寻址方式需要通过寻址方式特征位来标识D、顺序结构中CPU依次访问不同指令采用的就是顺序寻址4、某计算机字长64位，采用单字长指令，下列描述中，正确的是（）（多选）A、指令字长为64位B、指令字长为16位C、顺序寻址时，PC <- (PC) + 1D、顺序寻址时，PC <- (PC) + 85.3 操作数寻址方式随堂测验1、在数据寻址方式中,获取操作数最快的寻址方式是( ) ( 单选)A、寄存器寻址B、立即数寻址C、直接寻址D、间接寻址2、若指令的形式地址中给出的是操作数的有效地址, 该指令采用的寻址方式是( ) ( 单选)A、直接寻址B、立即数寻址C、寄存器寻址D、变址寻址3、假定计算机字长64位,采用单字长指令, 某指令采用间接寻址,则取操作数至少需要访问主存的次数为( ) (单选)A、1B、2C、3D、44、相对寻址方式中,指令所提供的相对地址是( ) (单选)A、本条指令在内存中的首地址为基准位置的偏移量B、本条指令的下条指令在内存中的首地址为基准位置的偏移量C、本条指令的上条指令在内存中的首地址为基准位置的偏移量D、本指令操作数的直接有效地址5、下列关于操作数的寻址方式的描述中，正确的是（）（多选）A、直接寻址方式下，地址字段的位数影响数据的寻址范围B、间接寻址方式下，地址字段的位数影响数据的寻址范围C、立即数寻址方式下，地址字段的位数影响立即数的大小D、寄存器寻址方式下，地址字段的位数影响立即数的大小5.4 指令格式设计随堂测验1、采用将操作码字段扩展到没有使用的地址码字段的指令格式设计方案的主要目的是（）（单选）A、减少指令长度B、充分利用地址字段，提高指令效率C、保持指令长度不变，增加指令数量D、减少地址码数量2、某计算机采用32位单字长二地址指令，每个地址码为12位（含寻址方式字段），若已经定义了250条二地址指令，则还可以定义多少条单地址指令（) (单选）A、4KB、8KC、16KD、24K3、某计算机字长32位，内存空间为4M ，采用单字长二地址指令，操作码长度固定。
最新计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及微操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理试题5
一、填空题1.目前的CPU包括、和CACHE。
2.CPU的四个主要功能是、、和。
3.CPU从主存取出一条指令并执行该指令的时间叫，它常用若干个来表示，而后者又包含若干个。
4.在程序执行过程中，控制器控制计算机的运行总是处于、分析指令和的循环当中。
5.由于数据通路之间的结构关系，微操作可分为和两种。
6.微指令格式中，微指令的编码通常采用以下三种方式：、和7.硬布线控制器的基本思想是：某一控制信号是译码输出、信号、信号和状态反馈信息的逻辑函数。
8.时序信号产生器提供机器所需的时序信号，在硬联线控制器中，时序信号采用三级体制，在微程序控制器中，一般采用二级体制。
9.微程序设计技术是利用方法设计的一门技术，具有等一系列优点。
10.并行处理技术主要有三种形式：并行、并行和并行。
11.流水CPU中的主要问题是：相关、相关和相关。
12.RISC CPU具有的三个要素是：、和13.多媒体CPU是带有技术的处理器，它是一种技术，特别适合于处理。
14.微程序控制器由、、三大部分组成，其中是ROM存储器，用来存放。
二、单项选择题1.在CPU中跟踪指令后继地址的寄存器是A．MAR B．PC C．IR D．PSW2.同步控制是A．只适用于CPU控制的方式B．只适用于外围设备控制的方式C．由统一时序信号控制的方式D．所有指令执行时间都相同的方式3.下列部件中不属于控制器的是A．IR B．操作控制器C．PC D．PSW4.计算机操作的最小时间单位是A．时钟周期B．指令周期C．CPU周期D．微指令周期三、简答题1.计算机内有哪两股信息在流动？如何区分它们？2.解释机器指令和微指令的关系四、综合题1.已知CPU结构如下图所示，其中包括一个累加器AC、一个状态寄存器和其他几个寄存器。
各部分之间的连线表示数据通路，箭头表示信息传递方向。
试完成以下工作：①写出图中四个寄存器A、B、C、D的名称和作用；②简述完成指令ADD Y的数据通路（Y为存储单元地址，本指令功能为(AC)+(Y)→AC）。
计算机组成原理第5章作业答案
50s后，第三个中断请求到来， CPU正在执行中断程序接收第二个数据， 要到80s时响应；
75s后，第四个中断请求到来，但 此时第三个中断请求还没有响应，则放
在数据缓冲寄存器中的第三个数据来不 及接收，被第四个数据冲掉；
解：中断允许触发器是CPU中 断系统中的一个部件，他起着 开）。
16. 在什么条件和什么时间， CPU可以响应I/O的中断请求？
解：CPU响应I/O中断请求的 条件和时间是：当中断允许状态为 1（EINT=1），且至少有一个中断 请求被查到，则在一条指令执行完 时，响应中断。
而程序中断方式虽然也是通过“程
序”传送数据，但程序仅对I/O传送阶 段进行控制，I/O准备阶段不需要CPU 查询。故CPU此时照样可以运行现行 程序，与I/O并行工作，大大提高了 CPU的工作效率。
31. 假设某设备向CPU传送信息的 最高频率是40 000次/秒，而相应的中断 处理程序其执行时间为40s，试问该外 设是否可用程序中断方式与主机交换信 息，为什么？
I/O接口和I/O端口是两个不同的 概念。一个接口中往往包含若干个端 口，因此接口地址往往包含有若干个 端口地址。
由于I/O设备的物理结构和工作 速率一般与主机差异很大，无法直 接相连，因此通常通过I/O接口进行 连接。
I/O接口分类方法很多，主要有： 按数据传送方式分，有并行接 口和串行接口两种； 按数据传送的控制方式分，有
17. 某系统对输入数据进行取样处理， 每抽取一个输入数据，CPU就要 中断处理一次，将取样的数据存
至存储器的缓冲区中，该中断处 理需P秒。此外，缓冲区内每存储 N个数据，主程序就要将其取出进 行处理，这个处理需Q秒。试问该 系统可以跟踪到每秒多少次中断 请求？
计算机组成原理第五章答案
10. 什么是I/O接口?它与端口有何区别？为 什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连 接部件； I/O端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一 个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
若为输出，除数据传送方向相反以外，其他操作 与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择 器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放 入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设 备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走； 5）外设工作完成，完成信号接口 B置0，D 置 1； 6）准备就绪信号控制总线 CPU，CPU可通 过指令再次向接口DBR输出数据，进行第二次传送。
2. 简要说明CPU与I/O之间传递信息可采用 哪几种联络方式？它们分别用于什么场合？ 答： CPU与I/O之间传递信息常采用三种联 络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为： 直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。 同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
启动
I/O准备 就绪
DMA请求
数据传送： 响应， 让出一个 MM周期
现行程序
准备下 个数据
现行程序 A
DMA请求 总线请求
就绪
D
B
CPU
DMAC
C
I/O
计算机组成原理章节题库-中央处理器(圣才出品)
第5章中央处理器一、单项选择题1．条件转移指令执行时所依据的条件来自（）。
A．指令寄存器B．标志寄存器C．程序计数器D．地址寄存器【答案】B【解析】A项，指令寄存器用于存放当前正在执行的指令；B项，程序状态字寄存器用于保存系统的运行状态。
条件转移指令执行时，需对标志寄存器的内容进行测试，判断是否满足转移条件；C项，程序计数器用于存放下一条指令的地址；D项，地址寄存器用于暂存指令或数据的地址。
2．CPU中决定指令执行顺序的是（）。
A．指令寄存器IRB．程序计数器PCC．程序状态字寄存器PSWRD．主存地址寄存器MAR【答案】B【解析】CPU中用程序计数器PC来跟踪下一条将要执行的指令的地址，即通过程序计数器PC来决定指令执行顺序。
3．在CPU的寄存器中，（）对用户是透明的。
A．程序计数器B．状态寄存器C．指令寄存器D．通用寄存器【答案】Ｃ【解析】指令寄存器中存放当前执行的指令，不需要用户的任何干预，所以对用户是透明的。
其他三种寄存器的内容可由程序员指定。
4．在计算机系统中，表征系统运行状态的部件是（）。
A．程序计数器B．累加计数器C．中断计数器D．程序状态字【答案】D【解析】计算机系统中，程序状态字保存系统运行状态。
5．在CPU中用来存储指令后继地址的寄存器是（）。
A．主存地址寄存器B．程序计数器C．指令寄存器D．状态条件寄存器【答案】B【解析】为了保证程序能够连续地执行下去，CPU必须具有某些手段来确定下一条指令的地址。
而程序计数器正是起到这种作用，所以通常又称为程序计数器。
当程序转移时，转移指令执行的最终结果就是要改变PC的值，此PC值就是下一条要执行的指令的地址。
有些机器中也称PC为指令指针IP。
6．关于微指令操作控制字段的编码方法，下面叙述正确的是（）。
A．直接控制法、最短编码法和字段编码法都不影响微指令的长度B．一般情况下，直接控制法的微指令位数多C．一般情况下，最短编码法的微指令位数多D．一般情况下，字段编码法的微指令位数多【答案】B【解析】对于相同的微命令数，微指令位数按最短编码法、字段编码法和直接控制法的顺序依次增加。
计算机组成原理习题答案第五章
1 ．已知X 和Y ，试用它们的变形补码计算出X ＋Y ，并指出结果是否溢出。
（１）X ＝０．１１０１１，Y ＝０．１１１１１（２）X ＝０．１１０１１，Y ＝－０．１０１０１（３）X ＝－０．１０１１０，Y ＝－０．００００１（４）X ＝－０．１１０１１，Y ＝０．１１１１０解：（１）［X］补＝０．１１０１１，［Y ］补＝０．１１１１１００．１１０１１［X］补＋００．１１１１１［Y ］补０１．１１０１０［X ＋Y ］补结果正溢（２）［X］补＝０．１１０１１，［Y ］补＝１．０１０１１００．１１０１１［X］补＋１１．０１０１１［Y ］补００．００１１０［X ＋Y ］补X ＋Y ＝０．００１１０（３）［X］补＝１．０１０１０，［Y ］补＝１．１１１１１１１．０１０１０［X］补＋１１．１１１１１［Y ］补１１．０１００１［X ＋Y ］补X ＋Y ＝－０．１０１１１（４）［X］补＝１．００１０１，［Y ］补＝０．１１１１０１１．００１０１［X］补＋００．１１１１０［Y ］补００．０００１１［X ＋Y ］补X ＋Y ＝０．０００１１2 ．已知X 和Y ，试用它们的变形补码计算出X －Y ，并指出结果是否溢出。
（１）X ＝０．１１０１１，Y ＝－０．１１１１１（２）X ＝０．１０１１１，Y ＝０．１１０１１（３）X ＝０．１１０１１，Y ＝－０．１００１１（４）X ＝－０．１０１１０，Y ＝－０．００００１解：（１）［X］补＝０．１１０１１，［Y ］补＝１．００００１，［－Y ］补＝０．１１１１１００．１１０１１［X］补＋００．１１１１１［－Y ］补０１．１１０１０［X －Y ］补结果正溢（２）［X］补＝０．１０１１１，［Y ］补＝０．１１０１１，［－Y ］补＝１．００１０１００．１０１１１［X］补＋１１．００１０１［－Y ］补１１．１１１００［X －Y ］补X －Y ＝－０．００１００（３）［X］补＝０．１１０１１，［Y ］补＝１．０１１０１，［－Y ］补＝０．１００１１００．１１０１１［X］补＋００．１００１１［－Y ］补０１．０１１１０［X －Y ］补结果正溢（４）［X］补＝１．０１０１０，［Y ］补＝１．１１１１１，［－Y ］补＝０．００００１１１．０１０１０［X］补＋００．００００１［－Y ］补１１．０１０１１［X －Y ］补X －Y ＝－０．１０１０１3 ．已知：X ＝０．１０１１，Y ＝－０．０１０１求：[１/２X]补，[１/４X]补，［－X］补，[１/２Y]补，[１/４Y]补，［－Y ］补。
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
n = log2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
每块板的结构如下图4块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案4组不同的4K的RAM芯片。
可以写出片选逻辑表达式【5-17】用容量为16K×1的DRAM芯片构成64KB的存储器(1)画出该存储器的结构框图(2)设存储器的读写周期均为0.5微秒，CPU在1微秒内至少要访存一次，试问采用哪种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：(1)结构框图如下(若看不清可以从”视图”菜单中调整显示比例)(2)由于存储器芯片规格为16K×1，所以，其芯片内部的存储矩阵是128×128的存储矩阵。
计算机组成原理试题5
计算机组成原理试题5一、选择题（共5分，每题1分）1．设寄存器内容为80H，若它对应的真值是– 127，则该机器数是A．原码；B．补码；C．反码；D．移码。
2．下列叙述中是正确的。
A．程序中断方式中有中断请求，DMA方式中没有中断请求；B．程序中断方式和DMA方式中实现数据传送都需中断请求；C．程序中断方式和DMA方式中都有中断请求，但目的不同；D．DMA要等到指令周期结束时才进行周期窃取。
3．设机器数字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其寻址范围是。
A．224；B．223；C．222；D．221。
4．在中断接口电路中，向量地址可通过送至CPU。
A．地址线；B．数据线；C．控制线；D．状态线。
5．在程序的执行过程中，Cache与主存的地址映象是由。
A．程序员调度的；B．操作系统管理的；C．由程序员和操作系统共同协调完成的；D．硬件自动完成的。
6．总线复用方式可以______。
A．提高总线的传输带宽；B．增加总线的功能；C．减少总线中信号线的数量；D．提高CUP利用率。
7．下列说法中正确的是。
A．Cache与主存统一编址，Cache的地址空间是主存地址空间的一部分；B．主存储器只由易失性的随机读写存储器构成；C．单体多字存储器主要解决访存速度的问题；D．Cache不与主存统一编址，Cache的地址空间不是主存地址空间的一部分。
8．在采用增量计数器法的微指令中，下一条微指令的地址______。
A．在当前的微指令中；B．在微指令地址计数器中；C．在程序计数器；D．在CPU中。
9．由于CPU内部操作的速度较快，而CPU访问一次存储器的时间较长，因此机器周期通常由______来确定。
A．指令周期；B．存取周期；C．间址周期；D．执行周期。
10．RISC机器______。
A．不一定采用流水技术；B．一定采用流水技术；C．CPU配备很少的通用寄存器；D．CPU配备很多的通用寄存器。
11．在下列寻址方式中，寻址方式需要先计算，再访问主存。
计算机组成原理第五章单元测试(含答案)
第五章指令系统测试1、以下四种类型指令中，执行时间最长的是（）(单选)A、RR型指令B、RS型指令C、SS型指令D、程序控制类指令2、程序控制类指令的功能是（）（单选）A、进行算术运算和逻辑运算B、进行主存与CPU之间的数据传送C、进行CPU和I/O设备之间的数据传送D、改变程序执行的顺序3、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用的寻址方式是( ）（单选）A、立即数寻址B、寄存器寻址C、隐含寻址D、直接寻址4、下列属于指令系统中采用不同寻址方式的目的主要是（）（单选）A、为了实现软件的兼容和移植B、缩短指令长度，扩大寻址空间，提高编程灵活性C、为程序设计者提供更多、更灵活、更强大的指令D、丰富指令功能并降低指令译码难度5、寄存器间接寻址方式中，操作数存放在（）中（单选）A、通用寄存器B、主存C、数据缓冲寄存器MDRD、指令寄存器6、指令采用跳跃寻址方式的主要作用是（) (单选)A、访问更大主存空间B、实现程序的有条件、无条件转移C、实现程序浮动D、实现程序调用7、下列寻址方式中，有利于缩短指令地址码长度的是（）（单选）A、寄存器寻址B、隐含寻址C、直接寻址D、间接寻址8、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数的有效地址为( ) (单选)A、1200HB、12FCHC、3888HD、88F9H9、假设某条指令的一个操作数采用寄存器间接寻址方式，假定指令中给出的寄存器编号为8，8号寄存器的内容为1200H，地址1200H中的内容为12FCH，地址12FCH中的内容为3888H，地址3888H中的内容为88F9H．则该操作数为( ) (单选)A、1200HB、12FCHC、3888HD、88F9H10、某计算机按字节编址，采用大端方式存储信息。
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：n = log1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
1每块板的结构如下图24块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案片内地片A0A1A3A2A8A9A7A6A5A4A12A15A14A13A11A1000000000000000004K111111100001111100001000000000004K10001111111111114K00000000100000001 1 1 1 1 1 1 1 1 1 1 1 0 0 1 00 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 4K11111111111111时分别选定，11，为A1200，0110，，恒为，由以上真值表可知，采用全译码方式，A15A140A13 RAM芯片。
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1 某机字长32位，存储容量为1MB，若按字编址，它的寻址范围是______。
A．0—(1M-1) B．0—1MB C．0—(256K-1) D．0—256KB2 双端口存储器所以能高速进行读/ 写，是因为采用______。
A．高速芯片B．两套相互独立的读写电路C．流水技术D．新型器件3在下列几种存储器中，CPU可直接访问的是（）。
A. 主存储器B. 磁盘C. 磁带D. 光盘4 在主存和CPU之间增加cache存储器的目的是______。
A. 增加内存容量B. 提高内存的可靠性C. 解决CPU与内存之间的速度匹配问题D.增加内存容量，同时加快存取速度5 SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为______。
A．64，16 B．16，16 C．64，8 D．16，64。
6 采用虚拟存贮器的主要目的是______。
A．扩大主存贮器的存贮空间，并能进行自动管理和调度B．提高主存贮器的存取速度C．提高外存贮器的存取速度D．扩大外存贮器的存贮空间7 双端口存储器在______情况下会发生读/写冲突。
A. 左端口与右端口的地址码不同B. 左、右端口的地址码相同C. 左、右端口的数据码相同D. 左、右端口的数据码不同8 计算机系统中的存贮器系统是指______。
A RAM存贮器B ROM存贮器C 主存贮器D 主存贮器和外存贮器9 某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是______。
A 0—4MB B 0—2MBC 0—(2M-1)D 0—(1M-1)10 某一RAM芯片，采用地址线与数据线分离的方式，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目应是______。
A 23B 25C 50D 1911 以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是______。
A DRAMB SRAMC FLASH ROMD EPROM12 计算机中的存储系统是指（）A RAMB ROMC RAM和ROMD 主存和辅存13 在下列计算机的存储部件中，CPU不能直接访问的是（）A 主存储器B 辅助存储器C 寄存器D Cache14 存储器是计算机的记忆设备，它主要用来（）A 存放程序B 存放数据C 存放程序和数据D 存放微程序15 计算机系统中，广义的存储系统包括：寄存器、高速缓存器、主存储器和外存储器，其存取速度由高到低是（）A 寄存器、Cache、主存储器、外存储器B Cache、寄存器、主存储器、外存储器C 主存储器、寄存器、Cache、外存储器D 外存储器、主存储器、Cache、寄存器16 设有1个1M×16bit的静态RAM芯片，该芯片引脚中地址线和数据线的数目之和为（）A 17B 29C 36D 3217 用1K×8位的存储芯片来组成1M×16位的存储器，需要进行（）A 字扩展B 位扩展C 字扩展和位扩展D 不需要扩展二、理解计算题1、提高CPU和内存的传送速度可用哪几种途经？2 给出Cache与内存的三种地址映射方式，并从地址映射关系、冲突概率、比较电路复杂性、适用场合等角度简要指出各种方式的特点3什么叫机器码，及其分类？数在计算机中的二进制表示形式称为机器码或机器数。
其共分为4类：原码、补码、反码和移码。
4 CPU内部总线具有多种形式，下图为单总线和双总线简图，假设总线对操作进行并行优化，试分析执行两条指令：ADD ax，diSUB bx，ci在单总线和双总线执行过程数据流动步骤，并给出单/双总线在并行处理上优劣结论。
（提示：ax，bx为通用寄存器，di，ci为特殊寄存器）5 某机器中，配有四个16K×8bit 的RAM 芯片（编号1号到4号），CPU 地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。
每个RAM 芯片有2个控制端：当 /CS 有效时，该片选中；当 /WE =1时执行读操作，当 /WE =0 时执行写操作。
用顺序存储方式画出此CPU 与上述RAM 芯片的连接图，并简述顺序存储相比交叉存储的优劣势。
6 某机器中，配有四个16K ×8bit 的RAM 芯片（编号1号到4号），CPU 地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。
每个RAM 芯片有2个控制端：当 /CS 有效时，该片选中；当 /WE =1时执行读操作，当 /WE =0 时执行写操作。
用交叉存储方式画出此CPU 与上述RAM 芯片的连接图，并简述交叉存储相比顺序存储的优劣势。
7、某动态内存具有1024个记忆单元（32×32的存储矩阵）的存储芯片进行刷新，刷新是按行进行的，要求每行在2ms 以内必须刷新一次，内存的存取周期为500ns （0.5 s ），画出三种内存刷新方式的示意图，并比较各自特点。
8、某机器采用模4交叉存储，今执行一小段循环程序(每条都是访问内存型指令，如MOV [11h],R1等)，此程序放在存储器的连续地址单元中。
假设每条指令的执行时间相等（无流水线），均为T E ，访问内存的时间由写地址时间和内存读写时间组成，写地址的时间是T A ，内存数据读写到总线上的时间是T D ，译码器译码时间忽略，计算下面两种情况程序执行时间（用T E 、T A 、T D 表达）。
（1）循环程序由5条指令组成，重复执行80次。
（2）循环程序由8条指令组成，重复执行50次。
（3）若T E =T A =T D =1CPU 周期，程序（2）相比程序（1）减少多少CPU 周期。
9 若FPM(快速页模式)RAM 具有相同的RAS （行地址选择）和CAS （列地址选择）时间，均为2T ，内存数据数据传输时间为4T ，内存规格为2048×1024×8Bit ，若从首地址开始，总线1总线2双总线运算器单总线运算器连续访问100KB数据，计算FPM内存的完成时间（只需写出表达式，不要求计算结果）。
10 若CDRAM（带缓存的RAM）具有相同的RAS（行地址选择）和CAS（列地址选择）时间，均为2T，Cache容量为1024×8Bit，内存规格为2048×1024×8Bit，内存数据传输时间为4T，Cache数据传输时间为1T，Cache数据块传输时间为50T，若从首地址开始，连续访问1MB数据，计算CDRAM内存的完成时间（只需写出表达式，不要求计算结果）。
11 假定由若干个2K×8位的芯片按顺序存储组成8K×16位存储器，则地址为0A2FH所在芯片的寻址范围是？第5章题库答案1 C, 一个字4B，1MB/4B=256K2 B3. A4 C5 B6 A7 B8 D9 C10 D, 512个地址单元需要9根地址线，8位数据需要8根数据线，另外再加上芯片片选线和读写控制线，共19根。
11 B12 D13 B14 C15 A16 C17 C二、理解计算题1、提高CPU和内存的传送速度可用哪几种途经？1.提高工艺，缩短存储器的读出时间2.加长存储器的字长（位扩展）3.采用空间并行技术，即采用并行操作的双端口存储器4.采用时间并行技术，即采用多模块交叉存储器（流水线技术）；5.在CPU和内存之间，加入高速缓冲存储器（cache技术）；6.快速页模式，加入页概念，同页内的操作不用更新地址，减少地址传输次数。
2 给出Cache与内存的三种地址映射方式，并从地址映射关系、冲突概率、比较电路复杂性、适用场合等角度简要指出各种方式的特点地址映射方式：全相联、直接映射、组相联全相联：多对多关系，冲突概率低，地址比较路数多，适用于小Cache规模直接映射：对地址求模映射，只需两路比较电路，对小容量Cache冲突概率高，适用于大容量Cache。
组相联：对地址分组，组间用直接映射，组内用全相联映射，相对灵活，比较电路介于全相联和直接映射之间，适用中小Cache容量，是直接映射和全相联的折中。
3什么叫机器码，及其分类？数在计算机中的二进制表示形式称为机器码或机器数。
其共分为4类：原码、补码、反码和移码。
4 CPU内部总线具有多种形式，下图为单总线和双总线简图，假设总线对操作进行并行优化，试分析执行两条指令：ADD ax，diSUB bx，ci在单总线和双总线执行过程数据流动步骤，并给出单/双总线在并行处理上优劣结论。
（提示：ax，bx为通用寄存器，di，ci为特殊寄存器）单总线执行过程：1 ax→A2 di→B3 A+B→ax4 bx→A5 ci→B6 A-B→bx双总线执行过程1 ax→A, di→B2 A+B→ax, ci→B(该操作也可放至3中)总线1总线2双总线运算器单总线运算器3 bx→A4 A-B→bx结论：相比单总线，双总线结构在运算过程中，能使得不同总线的数据流并行操作，更易于流水线操作，提高CPU并行处理能力。
5 某机器中，配有四个16K×8bit的RAM芯片（编号1号到4号），CPU地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。
每个RAM芯片有2个控制端：当/CS有效时，该片选中；当/WE =1时执行读操作，当/WE =0 时执行写操作。
用顺序存储方式画出此CPU与上述RAM芯片的连接图，并简述顺序存储相比交叉存储的优劣势。
顺序存储顺序存储劣势：根据程序局部性原理，对连续地址的内存访问，顺序存储集中在一片RAM 上工作，由于RAM存储相对CPU要慢，不利于流水线并行处理，而交叉存储对于连续地址的内存访问，分到不同的RAM块上，使得各RAM能并行工作，易于流水线操作，从而在整体上提高了内存访问性能。
顺序存储优势：内存扩展相比交叉存储要容易6、某机器中，配有四个16K×8bit的RAM芯片（编号1号到4号），CPU地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。
每个RAM芯片有2个控制端：当/CS有效时，该片选中；当/WE =1时执行读操作，当/WE =0 时执行写操作。
用交叉存储方式画出此CPU与上述RAM芯片的连接图，并简述交叉存储相比顺序存储的优劣势。
交叉存储顺序存储劣势：根据程序局部性原理，对连续地址的内存访问，交叉存储时连续数据分布在不同的存储模块上，有利于流水线并行工作，相比顺序存储，可获取更高的带宽。
劣势：拓扑结构事先固定，内存扩展相比顺序存储要难。
7、某动态内存具有1024个记忆单元（32×32的存储矩阵）的存储芯片进行刷新，刷新是按行进行的，要求每行在2ms 以内必须刷新一次，内存的存取周期为500ns （0.5μs ），画出三种内存刷新方式的示意图，并比较各自特点。