layout注意事项
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
Layout(集成电路版图)注意事项及技巧总结材料
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
LAYOUT应注意事项
LAYOUT應注意事項：1.如果兩個銲點之間，只走一條線，應儘量走在中間，以減少短路的機會。
2.繞線時，除非不得已的情況下，不要走90度角，容易造成斷裂。
3.繞完線後，儘可能使用淚滴，以增加線與銲點的接觸面，接觸面積愈大則線愈不容易斷裂。
4.繞線距離板邊，最少不要低於0.5MM，以免成型時將線截斷。
5.文字面避免放在銲點上面，將參考位置放在實體物面積之外。
6.注意FPC要折彎或擺動之處，必須儘量設計不要太硬，不要舖太多的銅，使其具有良好的耐折性。
7.導線的寬度：銅導線的寬度關係到耐電流和溫昇，所以盡量使用寬一點的導體較佳)。
通常信號用0.8mm寬，電源用1.5mm以上。
必要時可以加大或減小。
太細的線製作容易導致失敗。
8.焊點不要太小以免脫落，孔徑可以設成0.5mm以利鑽孔時的定位。
如果你技術好，可以直接設成要鑽孔的孔徑，這樣子銅箔比較不容易突起，但是相對鑽孔定位會差一點，要是鑽歪了，焊點內會有留白。
9：零件排列时各部份电路盡可能排列在一起，走线盡可能短。
10：IC地去耦电容应尽可能的靠近IC脚以增加效果。
11：如果两条线路之间的电压差较大时需注意安全间距。
12：要考量每条回路的电流大小，即发热状况来决定铜箔粗细。
13：线路拐角时尽量部要有锐角，直角最好用钝角和圆弧。
14：对高频电路而言，两条线路最好不要平行走太长，以减少分布电容的影响，一般采取顶层底层众项的方式。
15：高频电路须考量地线的高频阻抗，一般采用大面積接地的方式，各点就近接地，减小地线的电感份量，讓各接地点的电位相近。
16：高频电路的走线要粗而短，减小因走线太长而产生的电感及高频阻抗对电路的影响。
17：零件排列时，一般要把同类零件排在一起，盡量整齐，对有极性的元件盡可能的方向一致，降低淺在的生产成本。
18：对RF机种而言，电源部份的零件盡量遠离接收板，以减少干擾。
19：对TF机种而言，发射器应盡可能离PIR远一些，以减少发射时对PIR造成的干扰。
LAYOUT注意事项
1.每天须中午时分回传工作档, 如有SW AP DSN,当天须将DSN回传, 回传之档案需分开单个压缩,不能一起压缩.2.对线走线须尽可能保持美观,换层处VIA水平或者垂直方向须对齐,不可有反向的走线(见红圈).并须加一GND VIA.(如图:修改前/后)3.4.5.接口部分USB信号不可从LAN CONN中间穿越, LAN信号须直接拉出,顺序不对则直接拉出打VIA换层.(如图:修改前/后)6.7.8.BOT层SMD零件PIN 边缘与DIP 零件PIN 边缘尽量隔开,120MIL 以上较好,80 MIL以上次之, 而最少须60mil 以上.(如图)9.10.对于封装为SOT23_5的零件须留心,注意走线宽度. 当需要走粗线时,宽度尽量保持20mil 以上.11.12.电源转换处各层所铺铜箔尽可能做到大小一样,不要一层很大,一层很小.13.30mil 和30mil 以上的电源线贯孔要用PWRVIA30, 电源转换处贯孔用PWRVIA30,VCORE部分电源转换贯孔用PWRVIA. 并且须注意VIA的整齐度.14.晶震的GND不能与其它GND相连,包括Shape.(如图)15.16.CLK与USB间距须在50MIL以上.(如图:蓝色----CLK, 紫色----USB)17.18.工厂有规范:一般情况BGA实际大小往外扩大3MM 同层不能摆放贴片零件,(封装有多加一个外框,可见.) 除非有特殊规定,否则一律要避免.(如图)19.20.一些高频信号(USB , LAN , SATA , VGA 等)走线如有经过其他高频信号(如CLK , 晶震)的PIN或VIA(包括相互之间),间距也必须足够.(如图: 假设图中为一对LAN信号与两根CLK信号,则X mil 与Y mil 都须达到安全间距.)21.22.0402 的电阻电容等零件,两PIN连接的SHAPE尽量避免延伸至两PIN中间.(如图:黄色框ok; 蓝色框须避免)23.24.普通信号和电源转换处铜箔或电源PAD, space尽量25mil,最小要求20mil. 所有电源铜箔亦须注意此间距问题.(BGA内部电源铜箔space也要适当空大)25.26.R G B 三条的走线包GND,在走线当中不能有其它的电源或讯号的via打在其中,GNDvia允许例外,并且须尽可能从起点包到终点. 所包之GND 每1000mil的距离内一定要有VIA下内层.27.28.MOS 所在位置的所有层,都尽量避免走线.(如图:黄线区域内其他层都要尽量避免走线)29.30.凡BGA内部的VIA一律要打在四个PIN的正中心位置, (如图) 经确认,确实有难度无法做到时才可例外.31.32.需要等长的每一对线, 尽可能将误差缩小不超过1 MIL.33.切割线维持20MIL的宽度,如有困难可适当缩小宽度,最小宽度不低于10MIL, 过了该处即须将线宽恢复到20MIL.34.+3.3VSB (3V_DUAL)进南桥须50MIL, 其他地方须40MIL. 接PCI的PIN A14须35MIL.35.处理过的地方,VCC & GND PIN的下内层要及时处理好.如果有处理则一定要用适当粗的线处理,不可只用5MIL 先稍作处理.36.绕线不可在BOARD GEOMETRY/ CONSTRAINT_AREA 中处理,不可在CONN中处理.37.DDR和CPU的搭界处需要留20~30MIL的距离38.VCORE部分的MOS铺铜打VIA的时候须注意VIA与PIN之间不要太近.39.同一个SATA插针的两对信号须走同一层进行处理.40.RGB一起的还有两条线*HSYNC*，*VSYNC*需要和RGB走同一层而且间距不能太小41.+12V须整条net保持30MIL以上的宽度,含任何一个分岔的末端也必须在30MIL以上.42.晶震的PIN脚离其他层的走线尽可能空开.43.大面积空旷铺铜箔时,铜箔不能将零散走线和零散零件包裹进来,一定要手工修正或者挖空铜箔.44.改板绕线方式须按修改之前的方式处理.45.LX GX系列,IDE部分,IOW IOR要比DATA短1000MIL. (LX GX 一般为档案名.)46.所有背板的统一要求：四角所有层离半边120MIL，螺絲孔在電源層的隔離以40mil為準，但是不能隔离太大（即超过40MIL），大的贴片电容电源及GND都最少四个PWRVIA30，PCIe Slot 不能在Top層Pin角與GND連接SHAPE。
LAYOUT应注意事项
LAYOUT應注意事項：1.如果兩個銲點之間，只走一條線，應儘量走在中間，以減少短路的機會。
2.繞線時，除非不得已的情況下，不要走90度角，容易造成斷裂。
3.繞完線後，儘可能使用淚滴，以增加線與銲點的接觸面，接觸面積愈大則線愈不容易斷裂。
4.繞線距離板邊，最少不要低於0.5MM，以免成型時將線截斷。
5.文字面避免放在銲點上面，將參考位置放在實體物面積之外。
6.注意FPC要折彎或擺動之處，必須儘量設計不要太硬，不要舖太多的銅，使其具有良好的耐折性。
7.導線的寬度：銅導線的寬度關係到耐電流和溫昇，所以盡量使用寬一點的導體較佳)。
通常信號用0.8mm寬，電源用1.5mm以上。
必要時可以加大或減小。
太細的線製作容易導致失敗。
8.焊點不要太小以免脫落，孔徑可以設成0.5mm以利鑽孔時的定位。
如果你技術好，可以直接設成要鑽孔的孔徑，這樣子銅箔比較不容易突起，但是相對鑽孔定位會差一點，要是鑽歪了，焊點內會有留白。
9：零件排列时各部份电路盡可能排列在一起，走线盡可能短。
10：IC地去耦电容应尽可能的靠近IC脚以增加效果。
11：如果两条线路之间的电压差较大时需注意安全间距。
12：要考量每条回路的电流大小，即发热状况来决定铜箔粗细。
13：线路拐角时尽量部要有锐角，直角最好用钝角和圆弧。
14：对高频电路而言，两条线路最好不要平行走太长，以减少分布电容的影响，一般采取顶层底层众项的方式。
15：高频电路须考量地线的高频阻抗，一般采用大面積接地的方式，各点就近接地，减小地线的电感份量，讓各接地点的电位相近。
16：高频电路的走线要粗而短，减小因走线太长而产生的电感及高频阻抗对电路的影响。
17：零件排列时，一般要把同类零件排在一起，盡量整齐，对有极性的元件盡可能的方向一致，降低淺在的生产成本。
18：对RF机种而言，电源部份的零件盡量遠离接收板，以减少干擾。
19：对TF机种而言，发射器应盡可能离PIR远一些，以减少发射时对PIR造成的干扰。
Layout（集成电路版图）注意事项及技巧总结材料
Layout（集成电路版图）注意事项及技巧总结材料Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
Layout注意事项
LAYOUT 注意事項
1、 首先看专案工程师邮件中的注意事项和要求，一般情况下要严格遵守，做不到时要提出
2、 机构中的零件摆放位置、层面、限高、禁布区、钻孔、零件方向等标识，要看清楚，放
要注意，有疑问的地方要提出来
3、新的零件在做封装时，不但要看规格书，最好要有实物对照，因为有时规格书推荐的值并
定很适当
4、PCB Layout 好后，最好做成拼版方式（因为以后如果采购换PCB厂商做板，板都是相同的
网不用换），加上Mark点、板边，V-CUT标识，方便生产。
5、Layout中有个表格，里面的信息要填好，最好做上版本记录，方便以后自己查看。
6、主机板的Layout中 排插一般要加上功能的名称，如CON1是MIC等，背板的有些不用加，看具体要求
7、背板的接线端子要加上相应的信号名称，如DOOR，GND等
8、板的四个角一般做成倒圆角 或直角，方便过回流炉和防止拿板时伤害
9、PCB布局和走线时，相同区块集中放置，注意开关电源要防干扰，线宽要满足电流要求。
图像、时钟等网络要防干扰，加GND防护
10、Layout完成后，要再逐项确认以上的注意事项，最后要用原档的DSN再重新生成新的PCB
File，与你完成的PCB Layout做ECO比较，看有何种差异。
有些不用加，看具体要求
要求。
声音、
的PCB
要提出来
楚，放置元件
的值并不一
相同的，钢己查看。
LAYOUT注意事项
LAYOUT注意事項1.拉線時千萬不能用自動避線的功能(除了BGA IC內),且要在GRID上.2.拉線時一定要預留測點VIA.3.走線時要注意跨切割的問題(切割線可以微調).4.一般在走線時, I/O Port, CLK區域(切割區)不可將不相關的信號線走入.5.CLK IC 要預留衛兵電容,在缺口處兩邊各一個.6.CLK 信號要從電容端拉出不可從電阻端,繞線也必頇過電容之後繞.B,LAN….等等,有+/-的信號必頇平行且儘量等長.8.POWER信號主幹線一定要保持MIN_LINE_WIDTH的寬度,支線頇問過才能變細.9.POWER PIN 打VIA的線要儘量短10.0603的零件中間不能走線..11.走線時不要打太多VIA,也不要有太多無用的轉角,儘量平整走線.12.D ifferential Pair 在走線時要推到最小的Spacing,轉角時也一樣.13.換角位一定要RUN 出BACKANNO.SWP傳回台北重新NETIN.14.微調零件時請用GRID 5.15.走線時為了讓走線順可以微調零件若移動大或頇移動CONNECTOR時一定要先問過.16.走線時若發現零件有重疊時請順便調整好.17.拉完線在做MISSING NET前請記得將NO_RAT的NET OFF掉,並且做VCC,GND PLANE的SHAPE處理(ROUTE/AUTO SPLIT PLANES),以免有POWER PIN沒拉.18.B RD完成的定義:NO DRC, NO MISSING NET.19.加測點時要注意有繞線的NET必頇保持原來的長度範圍(北橋到CPU, 北橋到DDR,IDE,AGP,HUB LINK,CLK)CLK的測點要加在尾端.,BGA內不可加測點20.排零件時要考慮整齊及美觀並注意限高區.21.D IP 電容只能上,下擇一或左,右擇一.22.處理文字面時要注意不能放在VIA及光學點上23.文字面字體一般用2號(密), 3號(疏),而JUMPER,CONN,IC 請用4號以上24.R OUTINR時要ON GRID, SILDE時不能用GRIDLESS(DIFFERENTIAL PAIR除外).。
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
layout注意事项
Layout注意问题一：ESD 器件由于ESD器件选择和摆放位置同具体的产品相关，下面是一些通用规则：1．让元器件尽量远离板边。
2．敏感线（Reset，PBINT）走板层不要太靠近板边；RTC部分电路不要靠近板边。
3．可能的话，PCB四周保留一圈露铜的地线。
4. ESD器件接地良好，直接（通过VIA）连接到地平面。
5. 受保护的信号线保证先通过ESD器件，路径尽量短。
二：天线13MHz泄漏，会导致其谐波所在的Channel: Chan5, Chan70，Chan521、586、651、716、781、846等灵敏度明显下降；13MHz相关线需要充分屏蔽。
一般FPC和LCDM离天线较近，容易产生干扰，对FPC上的线需要采取滤波（RC 滤波）措施和屏蔽FPC，并可靠接地。
靠近天线部分的板上线（不管什么类型）尽量要走到层或采取一定的屏蔽措施，来降低其辐射。
（板的其他信号可能耦合到走在表层的信号线上，产生辐射干扰。
）三．LCD注意FPC连接器的信号定义：音频信号线最好两边有地线保护；音频信号线与电平变换频繁的信号线要有足够间距；FPC上的时钟信号及其他电平变换频繁的信号要有地线保护减少EMI影响；LCD的数据线格式是否和BB芯片匹配？例如i80或M68在时序上要求不一致等问题。
设计中对LCM 上的JPEG IC时钟信号的频率，幅值要满足需求。
如果时钟幅度不够可能导致JPEG不工作或不正常；注意Camera的输入时钟对Preview的影响，通常较高的Preview刷新帧数要求时钟频率高。
布局上，升压电路远离天线；音频器件和音频走线；给Camera供电的LDO靠近Camera放置；主板上Hall器件的位置要恰当，不能对应上盖LCD屏的位置，否则上盖的磁铁不能正对着Hall器件。
四．音频设计PCB布局音频器件远离天线、RF、数字部分，防止天线辐射对音频器件（音频功放等）的干扰；如果靠的很近，应该考虑使用屏蔽罩。
Layout注意事项
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.
2.PCB中常见错误：
（1）网络载入时报告NODE没有找到：
a. 原理图中的元件使用了pcb库中没有的封装；
b. 原理图中的元件使用了pcb库中名称不一致的封装；
2.4.2 自动布线
手工布线结束以后，剩下的网络就交给自动布线器来自布。选择Tools->SPECCTRA，启动S
pecctra布线器的接口，设置好DO文件，按Continue就启动了Specctra布线器自动布线，结
束后如果布通率为100%，那么就可以进行手工调整布线了；如果不到100%，说明布局或手
能这样使用)
用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成
多层板，电源，地线各占用一层。
2、数字电路与模拟电路的共地处理
现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合
构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。
d. 放置器件时要考虑以后的焊接，不要率
2.4 布线
布线的方式也有两种，手工布线和自动布线。PowerPCB提供的手工布线功能十分强大，
包括自动推挤、在线设计规则检查（DRC），自动布线由Specctra的布线引擎进行，通常这
检查的项目有间距（Clearance）、连接性（Connectivity）、高速规则（High Speed）
和电源层（Plane），这些项目可以选择Tools->Verify Design进行。如果设置了高速规则
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
Layout注意事项
Layout注意事项（不断添加中）1,走线尽量走直线，少弯折Better poor2,走线拒绝直角或锐角Better poor3,T型线的走法：Better poor4,信号线请不要无故绕远走，这样会增加走线的长度5，换层via不易过多（高速信号线via以不大于2个为佳，普通信号线via数尽量不要大于pin数），且换层不宜过快。
(下图跳层太快)Poor6，高速信号线在换层时要伴GND via(如下图)Better7,differential pair 一对线之间的间距要始终保持一致BetterpoorBetter poor5mil 5mil 5mil 5mil8mil5mil8, 小型电阻电容两pin之间不要穿线Poor9,一般每个GND pin要打一个gnd via，不要几个pin共享一个via，大pin要打两个以上Better poor10,转电压时: 1via(big)=2via(small)=40mil(shape)=1A.且在电压转换时，GND via数量要取决于power via,两都要大致相当。
Gnd via=power via11，shape 要铺的平整美观，且shape不要离其它pin太近，以防短路。
Better poor12,电源要先过Bypass电容再过IC pin脚Better poor13,GND via 要靠近pin脚打，不要拉的太远Better poor14，IC相邻两pin如有相连关系，则应拉出pin再连，不可在两pin 内侧直接相连Better poor 15，多条走线一起换层via要打的整齐美观Better poor16,打via时要照顾到内层plane的宽度要求Better poor17,非大电流之power和GND走线宽20mil以上。
如果IC pin的宽度小于20，则与pin同宽即可。
18,讯号线要先经过电阻电容再到connector pinBetter poor19,BGA打via要有技巧，不要堵塞其它层的走线或打碎内层plane, 如下图OK20,重要信号线不能走在转电压器件（如大电感、chock）等零件下方，这些零件下方也不要打其它viaBetter poor21，Crystal要包地，并打gnd via,如下图OK22，Audio 区域不允许穿插其它信号线（任何一层都不允许）23,当boardfile中有铺动态shape时，记得Dynamic fill这个选项一定要选中smooth，不然即使短路也不会产生drc24, 走线注意不要让防焊造成短路（下图兰色为防焊）且线距防焊、防焊距防焊至少3mil以上。
LAYOUT过程中应注意的问题
LAYOUT过程中应注意的问题：1．Placement时应先将有固定位置的零件放置，其次是大零件的摆放（NB，SB，PCI，CHIPIC，IDE，FDD，CD-ROM等），最后是一些小的零件。
2．在摆放元件时，首先要计算走线的空间，大致规划好内层的分割以及走线的层次，哪些线走哪层都首先要规划好。
3．CLK GEN的电路尽量不要摆在靠近板边，零件的摆放要紧缩而少面积，且要摆置在各时钟信号适中的位置。
4．类比电路与逻辑电路的零件的摆放要完全分离。
且他们的GROUND也要独立分开。
5．POWER部分零件的PLACEMENT要集中在一起，且顺序明确，他们的TRACE要尽量的短宽而直接。
6．LAYOUT时，在PLACEMENT完成后，应先拉CLK线和电源线以及地线，然后再从连接线密集的地方开始layout。
它奉行的原则是：从鼠线密集的地方下手，短线先连接。
7．CLK TRACE 要减少转弯的次数，少用VIA（即少换层），不能超过两个，且越短越好。
8．PCB LAYOUT完成后，多余的空间要尽量铺成地，并打VIA与内层地多点连接，这样可以减少电路形成的环面积。
9．将CLK信布线于相邻于GROUND PLANE且不相邻于POWER PLANE，可得最佳EMI 效果。
且各种高速信号（如CPU，DIMM，AGP等的信号）最好都能运用此方法，做不到时，也尽量不要跨POWER层。
10．层与层间的走线最好垂直布线，因为正交可以减少辐射耦合。
11．避免走线的不连续性。
传输线突变的点是阻抗不连续点，如直角、过孔等，他将产生信号的反射，应尽量避免。
12．外层信号避免通过内层，内层的信号也避免跑到外层。
因为内层的信号线属于带状线，而外层信号线属于微波线，两种不同类型的信号线的阻抗是不同的，如果信号从内层到外层，或从外层到内层，就会产生反射。
13．串扰是信号间不希望有的耦合，它有容性和感性串扰。
容性串扰就是信号线间的容性耦合，当信号线在一定长度上靠得比较近就会产生，因此走线时尽量将信号线分开的远一些，以减小这种容性串扰。
Layout 注意问题
Layout中注意的几项:
1、沿着PCB的每层边沿绕25 mils宽的ground trace。
并且在此地线上每隔100
mils 打孔，将每层地连起来。
其主要目的是为了使整个PCB的EMC问题。
2、PCB板中的晶振所在的位置所在的区域不能走线，这样是为了防止其他走线
对CLK的影响。
3、数字地和模拟地需要用moat 隔开。
为了使信号产生的回路尽量小。
4、拉线顺序：先拉high speed signals 后拉low speed signals ，因为高频信号对
周围环境的要求高，并且会对周围信号产生串扰。
5、差分信号中，每组signal 请在同一层，，通孔最多2个，因为每个会产生寄
生电容和电感。
6、一层与相邻的另一层的走线尽可能的垂直，尽量不要平行。
7、走线时注意信号的电流大小来确定线宽和线距（1A约为40mils）
8、天线与易受干扰的信号避开，如power 时序或者晶振。
9、Differential signals 布线时同对信号要等长。
10、Differential signals 长度匹配的方法
11、所有的线算线长是只算到pad处（焊盘边），
12、过孔的位置：
13、高速信号布线时需要拐弯时的角度
因为锐角会发生尖端放电，直角会产生EMI问题，所以选择135度。
layout检查注意总结
Layout 检查注意总结点个人一些layout PCB 总结，如有忽略或者不当可以自行思考。
1、晶体、晶振布局和走线要求器件表层内层都需要净空区，时钟走线立体包地好，下方绝不允许电源走线、敏感走线等2、EMI 器件的位置使用ESD 器件要靠近输入端摆放，而不是靠近保护器件摆放，以快速吸收静电波峰，使之释放瞬间静电到地。
注意ESD 器件接地端必须尽快下到主地，减少静电回路。
注意ESD 器件参数中的开启电压、击穿电压、钳位电压适用电压电路，注意高速信号上的ESD 器件的结电容要求。
注意有些TVS 管是兼容抗浪涌的，多查datasheet 的参数。
一些线路上串1K 电阻也会对静电有一定防护效果，希望看到的朋友注意这点。
3、高速信号走线要求和注意点高速信号必须做等长和等效阻抗处理，等长的要求根据平台要求而定，比如高通平台要求MIPI 高速差分走线组内不超0.7mm，组间不超 1.4mm，阻抗要求100欧。
避免隔层有大电源和敏感走线（比如DCDC、audio、clk），要求立体包地。
4、DCDC 电源走线宽度和要求电源走线要求满足电流宽度要求，比如VBAT 起来瞬间电流最大达到2A 多，要保持余量就会要求走线满足3A（3mm 宽）。
DCDC 电源走线靠近敏感线或者高速线时，如果中间只隔了一根底线，建议隔开宽点，中间底线多打孔到主地。
每条电压一定要注意最大电流大小，需要线宽达到要求。
5、敏感线音频走线、时钟走线要求立体包地，避免和大电源隔层交叉，音频器件远离天线、RF、数字信号。
喇叭走线保证15mil 以上线宽。
MIC 和耳机信号的一些滤波电容靠近输入端摆放，减少噪声输入。
注意IQ 差分走线包地处理，避免和CLK，射频输出线平行。
特别注意平台要求的一些信号线的电容靠近芯片摆放，接地端下主地要求，必须严格执行。
6、射频走线要求、天线走线要求首先要注意RF 输出要原理RF 输入。
发射端匹配电路靠近主芯片一端，接收端匹配电路靠近LAN 端或FEM 一端。
LAYOUT过程中应注意的问题
LAYOUT过程中应注意的问题：1．Placement时应先将有固定位置的零件放置，其次是大零件的摆放（NB，SB，PCI，CHIPIC，IDE，FDD，CD-ROM等），最后是一些小的零件。
2．在摆放元件时，首先要计算走线的空间，大致规划好内层的分割以及走线的层次，哪些线走哪层都首先要规划好。
3．CLK GEN的电路尽量不要摆在靠近板边，零件的摆放要紧缩而少面积，且要摆置在各时钟信号适中的位置。
4．类比电路与逻辑电路的零件的摆放要完全分离。
且他们的GROUND也要独立分开。
5．POWER部分零件的PLACEMENT要集中在一起，且顺序明确，他们的TRACE要尽量的短宽而直接。
6．LAYOUT时，在PLACEMENT完成后，应先拉CLK线和电源线以及地线，然后再从连接线密集的地方开始layout。
它奉行的原则是：从鼠线密集的地方下手，短线先连接。
7．CLK TRACE 要减少转弯的次数，少用VIA（即少换层），不能超过两个，且越短越好。
8．PCB LAYOUT完成后，多余的空间要尽量铺成地，并打VIA与内层地多点连接，这样可以减少电路形成的环面积。
9．将CLK信布线于相邻于GROUND PLANE且不相邻于POWER PLANE，可得最佳EMI 效果。
且各种高速信号（如CPU，DIMM，AGP等的信号）最好都能运用此方法，做不到时，也尽量不要跨POWER层。
10．层与层间的走线最好垂直布线，因为正交可以减少辐射耦合。
11．避免走线的不连续性。
传输线突变的点是阻抗不连续点，如直角、过孔等，他将产生信号的反射，应尽量避免。
12．外层信号避免通过内层，内层的信号也避免跑到外层。
因为内层的信号线属于带状线，而外层信号线属于微波线，两种不同类型的信号线的阻抗是不同的，如果信号从内层到外层，或从外层到内层，就会产生反射。
13．串扰是信号间不希望有的耦合，它有容性和感性串扰。
容性串扰就是信号线间的容性耦合，当信号线在一定长度上靠得比较近就会产生，因此走线时尽量将信号线分开的远一些，以减小这种容性串扰。
layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项画之前的准备工作与电路设计者的沟通Layout 的金属线尤其是电源线、地线保护环衬底噪声管子的匹配精度一、layout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
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Layout注意问题一：ESD 器件由于ESD器件选择和摆放位置同具体的产品相关，下面是一些通用规则：1．让元器件尽量远离板边。
2．敏感线（Reset，PBINT）走板内层不要太靠近板边；RTC部分电路不要靠近板边。
3．可能的话，PCB四周保留一圈露铜的地线。
4. ESD器件接地良好，直接（通过VIA）连接到地平面。
5. 受保护的信号线保证先通过ESD器件，路径尽量短。
二：天线13MHz泄漏，会导致其谐波所在的Channel: Chan5, Chan70，Chan521、586、651、716、781、846等灵敏度明显下降；13MHz相关线需要充分屏蔽。
一般FPC和LCDM离天线较近，容易产生干扰，对FPC上的线需要采取滤波（RC 滤波）措施和屏蔽FPC，并可靠接地。
靠近天线部分的板上线（不管什么类型）尽量要走到内层或采取一定的屏蔽措施，来降低其辐射。
（板内的其他信号可能耦合到走在表层的信号线上，产生辐射干扰。
）三．LCD注意FPC连接器的信号定义：音频信号线最好两边有地线保护；音频信号线与电平变换频繁的信号线要有足够间距；FPC上的时钟信号及其他电平变换频繁的信号要有地线保护减少EMI影响；LCD的数据线格式是否和BB芯片匹配？例如i80或M68在时序上要求不一致等问题。
设计中对LCM 上的JPEG IC时钟信号的频率，幅值要满足需求。
如果时钟幅度不够可能导致JPEG不工作或不正常；注意Camera的输入时钟对Preview的影响，通常较高的Preview刷新帧数要求时钟频率高。
布局上，升压电路远离天线；音频器件和音频走线；给Camera供电的LDO靠近Camera放置；主板上Hall器件的位置要恰当，不能对应上盖LCD屏的位置，否则上盖的磁铁不能正对着Hall器件。
四．音频设计PCB布局音频器件远离天线、RF、数字部分，防止天线辐射对音频器件（音频功放等）的干扰；如果靠的很近，应该考虑使用屏蔽罩。
所有audio信号在进入芯片（SC6600B，音频功放等）的地方应该加滤波电路，防止天线辐射通过音频信号线进入到芯片。
差分电路布局时应该做到对称；应该考虑电路信号的走向，并且要考虑到布线的顺畅。
音频器件周围尽量不放置别的器件，从布局上防止其他电路对Audio电路的影响。
布局时应该考虑安装，防止整机安装以后，音频器件可能受到的异常干扰，如cable，LCD，机壳等。
MIC和耳机信号的滤波电容应尽量靠近相应的接口。
为了减小噪声的引入，AVDDVB，AVDDVBO，AVDDAUX，AVDDBB，VBRER1的滤波电容离PIN要尽可能的近。
基带芯片的PIN AVDD36滤波电容33UF要离PIN AVDD36尽可能的近。
音频器件应该远离供给射频PA的VBAT电源路线，最好其和PA分别处于板的两边，间隔比较大。
布局时应该考虑避开电流的主要回流路径。
音频部分PCB布线差分音频信号线采用差分的走线规则。
尽量作到平行，等长同层走线。
注意音频信号线与其他信号的隔离（通常用地隔离）。
保证所有audio信号经过滤波以后进入到芯片之前不能受到任何天线辐射的干扰。
尽量避免其它信号（power,digital, analog,RF等）对与音频信号的干扰。
禁止出现其它信号与音频信号平行走线，避免交叉。
尤其需要注意那些在整机安装完成以后可能会受到RF强烈辐射的信号。
滤波电路的输入输出级在布线时注意相互隔离，不能有耦合，影响滤波效果。
Vbias信号受到干扰，会严重引起上行噪音。
在布线时应该防止其受到干扰。
电源信号采用星型走线，到PA的电源线应该是单独一根走线，并且短、粗；保证PA到电源地之间的地回路阻抗足够小。
避免PA工作时在VBAT上产生的217HZ 跌落幅度过大。
上行、下行音频电路和走线尽量与其它电路和走线隔离，特别需要注意避开数字和高频电路。
模拟地尽量形成块状，能起到较好的干扰屏蔽和信号耦合效果。
基带芯片音频部分电源AVDD36，AVDDVB，AVDDVBO，VBREF1的走线要尽量短、足够的宽。
微过孔的种类电路板上不同性质的电路必须分隔，但是又要在不产生电磁干扰的最佳情况下连接，这就需要用到微过孔(microvia)。
通常微过孔直径为0.05mm至0.20mm，这些过孔一般分为三类，即盲孔(blind via)、埋孔(bury via)和通孔(through via)。
盲孔位于印刷线路板的顶层和底层表面，具有一定深度，用于表层线路和下面的内层线路的连接，孔的深度通常不超过一定的比率(孔径)。
埋孔是指位于印刷线路板内层的连接孔，它不会延伸到线路板的表面。
上述两类孔都位于线路板的内层，层压前利用通孔成型制程完成，在过孔形成过程中可能还会重叠做好几个内层。
第三种称为通孔，这种孔穿过整个线路板，可用于实现内部互连或作为组件的黏着定位孔。
采用分区技巧在设计RF电路板时，应尽可能把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来。
就是让高功率RF发射电路远离低功率收电路。
如果PCB板上有很多空间，那么可以很容易地做到这一点。
但通常零组件很多时，PCB空间就会变的很小，因此这是很难达到的。
可以把它们放在PCB板的两面，或者让它们交替工作，而不是同时工作。
高功率电路有时还可包括RF缓冲器(buffer)和压控振荡器(VCO)。
设计分区可以分成实体分区(physical partitioning)和电气分区(Electrical partitioning)。
实体分区主要涉及零组件布局、方位和屏蔽等问题；电气分区可以继续分成电源分配、RF走线、敏感电路和信号、接地等分区。
实体分区零组件布局是实现一个优异RF设计的关键，最有效的技术是首先固定位于RF路径上的零组件，并调整其方位，使RF路径的长度减到最小。
并使RF输入远离RF输出，并尽可能远离高功率电路和低功率电路。
最有效的电路板堆栈方法是将主接地安排在表层下的第二层，并尽可能将RF线走在表层上。
将RF路径上的过孔尺寸减到最小不仅可以减少路径电感，而且还可以减少主接地上的虚焊点，并可减少RF能量泄漏到层叠板内其它区域的机会。
在实体空间上，像多级放大器这样的线性电路通常足以将多个RF区之间相互隔离开来，但是双工器、混频器和中频放大器总是有多个RF/IF信号相互干扰，因此必须小心地将这一影响减到最小。
RF与IF走线应尽可能走十字交叉，并尽可能在它们之间隔一块接地面积。
正确的RF路径对整块PCB板的性能而言非常重要，这也就是为什么零组件布局通常在行动电话PCB板设计中占大部份时间的原因。
在行动电话PCB板上，通常可以将低噪音放大器电路放在PCB板的某一面，而高功率放大器放在另一面，并最终藉由双工器在同一面上将它们连接到RF天线的一端和基频处理器的另一端。
这需要一些技巧来确保RF能量不会藉由过孔，从板的一面传递到另一面，常用的技术是在两面都使用盲孔。
可以藉由将盲孔安排在PCB板两面都不受RF干扰的区域，来将过孔的不利影响减到最小。
金属屏蔽罩有时，不太可能在多个电路区块之间保留足够的区隔，在这种情况下就必须考虑采用金属屏蔽罩将射频能量屏蔽在RF区域内，但金属屏蔽罩也有副作用，例如：制造成本和装配成本都很高。
外形不规则的金属屏蔽罩在制造时很难保证高精密度，长方形或正方形金属屏蔽罩又使零组件布局受到一些限制；金属屏蔽罩不利于零组件更换和故障移位；由于金属屏蔽罩必须焊在接地面上，而且必须与零组件保持一个适当的距离，因此需要占用宝贵的PCB板空间。
尽可能保证金属屏蔽罩的完整非常重要，所以进入金属屏蔽罩的数字信号线应该尽可能走内层，而且最好将信号线路层的下一层设为接地层。
RF信号线可以从金属屏蔽罩底部的小缺口和接地缺口处的布线层走线出去，不过缺口处周围要尽可能被广大的接地面积包围，不同信号层上的接地可藉由多个过孔连在一起。
尽管有以上的缺点，但是金属屏蔽罩仍然非常有效，而且常常是隔离关键电路的唯一解决方案。
电源去耦电路此外，恰当而有效的芯片电源去耦(decouple)电路也非常重要。
许多整合了线性线路的RF芯片对电源的噪音非常敏感，通常每个芯片都需要采用高达四个电容和一个隔离电感来滤除全部的电源噪音。
(图一)《图一芯片电源去耦电路》最小电容值通常取决于电容本身的谐振频率和接脚电感，C4的值就是据此选择的。
C3和C2的值由于其自身接脚电感的关系而相对比较大，从而RF去耦效果要差一些，不过它们较适合于滤除较低频率的噪音信号。
RF去耦则是由电感L1完成的，它使RF信号无法从电源线耦合到芯片中。
因为所有的走线都是一条潜在的既可接收也可发射RF信号的天线，所以，将射频信号与关键线路、零组件隔离是必须的。
这些去耦组件的实体位置通常也很关键。
这几个重要组件的布局原则是：C4要尽可能靠近IC接脚并接地，C3必须最靠近C4，C2必须最靠近C3，而且IC接脚与C4的连接走线要尽可能短，这几个组件的接地端(尤其是C4)通常应当藉由板面下第一个接地层与芯片的接地脚相连。
将组件与接地层相连的过孔应该尽可能靠近PCB板上的组件焊盘，最好是使用打在焊盘上的盲孔将连接线电感减到最小，电感L1应该靠近C1。
一个集成电路或放大器常常具有一个开集极(open collector)输出，因此需要一个上拉电感(pullup inductor)来提供一个高阻抗RF负载和一个低阻抗直流电源，同样的原则也适用于对这一电感的电源端进行去耦。
有些芯片需要多个电源才能工作，因此可能需要两到三套电容和电感来分别对它们进行去耦处理，如果该芯片周围没有足够的空间，那么去耦效果可能不佳。
尤其需要特别注意的是:电感极少平行靠在一起，因为这将形成一个空芯变压器，并相互感应产生干扰信号，因此它们之间的距离至少要相当于其中之一的高度，或者成直角排列以使其互感减到最小。
电气分区电气分区原则上与实体分区相同，但还包含一些其它因素。
现代行动电话的某些部份采用不同工作电压，并借助软件对其进行控制，以延长电池工作寿命。
这意味着行动电话需要运行多种电源，而这产生更多的隔离问题。
电源通常由连接线(connector)引入，并立即进行去耦处理以滤除任何来自电路板外部的噪音，然后经过一组开关或稳压器，之后，进行电源分配。
在行动电话里，大多数电路的直流电流都相当小，因此走线宽度通常不是问题，不过，必须为高功率放大器的电源单独设计出一条尽可能宽的大电流线路，以使发射时的压降(voltage drop)能减到最低。
为了避免太多电流损耗，需要利用多个过孔将电流从某一层传递到另一层。
此外，如果不能在高功率放大器的电源接脚端对它进行充分的去耦，那么高功率噪音将会辐射到整块电路板上，并带来各种各样的问题。
高功率放大器的接地相当重要，并经常需要为其设计一个金属屏蔽罩。