EDA技术和工具第九讲解析

Deadspace
Fall 2010
Electronic Design Automation
IV-20
Floorplanning
• Problem
Given circuit modules (or cells) and their connections, determine the approximate location of circuit elements Consistent with a hierarchical / building block design methodology Modules (result of partitioning):
Chip Finishing
2-
11
12 图 1
13 2 图
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库的建立
做物理设计首先要建立reference library Reference library 包括以下几部分：stand cell library、pad library、macro cell（或IP library）。 Stand cell 包括inverters、buffers、ands、ors、nands、 muxes、flip-flops等
Pad cell 包括信号pad、电源地pad
Macro 即设计中用到的一些宏模块
15 下页以图讲解stand cell、pad cell、macro
四个conner位于芯片的四个角， 起到连接四边IO pad 的作用。
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物理设计
物理设计
物理设计
Floorplanning
Set up a plan for a good layout. Place the modules (modules can be blocks, functional units, etc.) at an early stage when details like shape, area, I/O pin positions of the modules, …, are not yet fixed.
Fall 2010
Electronic Design Automation
布局 在floorplan结束后，芯片的大小，电源网络 ，macro的位置已经确定了，接下来的工作 是标准单元的布局工作。 布局工作是时序驱动(timing driven)的，即 布局出来的结果要满足时序的要求。 ICC时序分析采用静态时序分析(STA)， STA必须要获得单元延时(cell delay)和线延 时(net delay)
VLSI Design Cycle
System Specification Circuit Design
Architectural Design
Physical Design
Functional Design
Fabrication
Logic Design
Packaging
Fall 2010
Electronic Design Automation
IV-7
物理设计是把电路信息转换 成foundry厂可用于掩膜的 版图信息的过程，它包括数 据准备、布局、时钟树综合 、布线及DRC、LVS等步骤 如右图所示
参考单元库
时序约束文件
门级网表 数据准备
工艺文件
布局规划
布线
布局
静态时序分析,后仿真
常用的布局布线工具有 Synopsys公司的IC Compiler和Candance公司的 SOC-Enconter。
IV-6
Physical Design
Convert the netlist into a geometric representation. The outcome is called a layout.
Fall Fall2010 2010
Electronic Design Automation
• Possible additional constraints:
Fixed location for some modules Fixed die, or range of die aspect ratio
• NP-hard
Fall 2010 Electronic Design Automation
IV-22
布图规划 floorplan（布图规划）的主要内容包含了对芯片 大小（die size）的规划、芯片设计输入输出（IO ）单元的规划、宏模块的规划、电源网络的设计 等 floorplan在整个流程中具有十分重要的地位 ，因 为floorplan一旦确定，则整个芯片的面积就定下 来了，同时它也与整个设计的timing和布通率（ 布线能否布通）有着密切的关系。基本上流程中 的反复主要是发生在这一步中。如果这一步做得 比较好，则后面once pass的几率就比较高，反之 如果回溯到这一步，则花费的时间开销就会很大 。 floorplan是物理设计中手工程度很大的工作
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时钟树综合
DRC、LVS
流片
Physical Design Cycle
Circuit Partitioning
Floorplanning & Placement
Routing
Layout Compaction
Extraction and Verification
Fall 2010
Electronic Design Automation
Fixed area, generally rectangular Fixed aspect ratio hard macro (aka fixed-shaped blocks) fixed / floating terminals (pins) Rotation might be allowed / denied Flexible shape soft macro (aka soft modules)
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布图规划
通常情况下，一个芯片由core area 和pad area组成
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布图规划
Pad area 由以下几个部分组成： 1、Input/Output/InOut pads 如右图中Reset
2、Power pads and conner pads 右图上右上角那个CornerUR为一个conner pads Conner pads 的作用是连接其两边的Pads(连接衬底以及 衬底以上的各个层) VDD VSS 为Power pads ，其对外连接供电的封装引脚， 对芯片则起到供电的作用，Power pads 可以分为对core 供电的pads 和对IO pads 供电的pads ，所有的Pad都是 由晶体管以及各层金属构成的，Pad 也是一个cell。
布图规划 Floorplan 阶段在core area 内要确定macro 的位置，可以通过飞线显示macro的pins与 io或其它macro的pins的连接关系，来帮助 确定macro的位置 Floorplan要进行预布线，即布电源地网络 。概述里面已经讲到从 floorplanplacementclock tree synthesisrouting的流程。有两个地方做 了布线的工作即floorplan阶段的电源地网络 的布线、routing阶段的信号的详细布线。
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Placement
Exact placement of the modules (modules can be gates, standard cells, etc.) when details of the module design are known. The goal is to minimize the delay, total area and interconnect cost.
EDA 技术和工具
Electronic Design Automation: Techniques and Tools
后端设计（layout） 熊晓明 xmxiong@
2013年
contents
• • • • • • • • • • • • • • 集成电路设计和EDA ASIC设计流程 前端设计 工艺库 HDL 逻辑综合与优化 各项设计指标的平衡（trade-off） 测试设计（DFT） 后端设计（layout） 实体综合（physical compiler） ECO和Manual Editing 动态时序仿真 静态时序分析 版图验证（Design Rule Checking)
参考书
VLSI Physical Design: From Graph Partitioning to Timing Closure [精装] Andrew B. Kahng (作者), Jens Lienig (作者), Igor L. Markov (作者), Jin Hu (作者) 出版社:Springer; Edition. (2010年12月1日) 精装:324页 语种：英语 ISBN:904819590X
setclocklatency1?实际的时钟信号跳变时间是不可能为零的所以我们可以用setclocktransition去模拟这个跳变时间如setclocktransition01布局?corearea内标准单元并不是可以随意摆放的所有的标准单元被设计成等高不等宽的这样所有的标准单元可以被放入同样的placementrow里面如图所示41timingdrivenplacement42placement是时序驱动的关键路径上单元会被放得近一些placement是时序驱动的同时也是拥塞驱动congestiondriven的标准单元的信号连接最终需要布线的如果一个区域内布线要求大于布线资源的话就导致了拥塞显然标准单元过密集得摆放在一起就容易导致拥塞timing和congestion就变成了一对折衷的因素了
后端设计、物理设计、实体设计 （physical design、backend design 、layout）
感谢：
– Prof. Ernest S. Kuh of UC, Berkeley
参考书
数字集成电路物理设计 (国家集成电路工程领域工程硕士系列教材) 作 者： 陈春章//艾霞//王国雄 出 版 社： 科学出版社 出版时间： 2008年08月 印刷时间： 2008年08月 ISBN： 9787030220318
Fall 2010 Electronic Design Automation
(w1,h1) (wN,hN) IV-21
Floorplanning (cont.)
• Objectives:
Minimize area Determine best shape of soft modules Minimize total wire length
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Floorplan After Initialization
Starting Floorplan
Periphery with I/O pad cells
Unplaced Macro cells
Unplaced Standard cells
Core area with site rows
2-
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to make subsequent routing phase easy (short wire length roughly translates into routability)
Additional cost components:
Wire congestion (exact routability measure) Wire delays Power consumption
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布图规划
3、Pads fillers Pads fillers 为图中Filler所示，其作用为连接两个 两邻的pads(从衬底到各层金属的相连) P/G rings 所有信号pads、电源地pads、fillers、conners都 是有电源地的引脚的，用金属线把这些引脚相连 ，形成pad area上的一个环，称为P/G rings,如果 所有的pads都是无缝排列的，那么pads上的自身 的金属已经相互连接成了P/G ring。
Feedthrough Standard cell type 1
v
Standard cell type 2
Fall 2010
Electronic Design Automation
IV-29
Fall 2010
Electronic Design Automation
Fall 2010
Electronic Design Automation
IV-9
物理设计
工具： IC Compiler 内容： • partitioning、floorplanning • placement • clock tree synthesis • routing
General IC Compiler FlowSyn Nhomakorabeahesis

Data Setup
Design Planning Placement Clock Tree Synthesis Routing This Unit