PLL简介
锁相环(PLL)基本原理
压控振荡器的输出信号为:
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在一般情况下，ωi 不一定等于ωo ，所以为了便于比较两者 之间的相位差，现都以ωo t 为参考相位。这样 ui(t) 的瞬时相位 为:
it i (t ) ot i o t i (t )
ot i (t )
其中:
第六节 锁相环路的应用
一、集成锁相环芯片 二、 方波发生器 三、PLL在调制解调技术中的应用 四、PLL在空间技术上的应用 五、PLL在稳频技术中的应用 六、PLL在频率合成器中的应用
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第一节 锁相环路(PLL)及其反馈控制电路简介
在无线电技术中，为了改善电子设备的性能，广泛采用各种 的反馈控制电路。常用的有自动相位控制（APC）电路，也称为锁 相环路（PLL-Phase Locked Loop），自动增益控（AGC）电路以 及自动频率控制（AFC）电路。
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3．压控振荡器VOC
压控振荡器受环路滤波器输出电压uc(t) 的控制，使振荡频 率向输入信号的频率靠拢，直至两者的频率相同，使得VCO输 出信号的相位和输入信号的的相位保持某种关系，达到相位锁定 的目的。
压控振荡器: 指输出频率与输入控制电压有对应关系的振荡电路(VCO)，频率是 式中C0是零反向偏压时 输入信号电压的函数的振荡器VCO，振荡器的工作状态或振荡回 变容二极管的电容量；φ 路的元件参数受输入控制电压的控制，就可构成一个压控振荡器 是变容二极管的结电压； γ 是结电容变化指数。
三、锁相环的基本原理
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AGC电路接收方框图如图2-1所示。
图2-1 AGC电路的接收方框图
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工作原理: 它的工作过程是输入信号 经放大、变频、再放大后，到 中频输出信号，然后把此输出电压经检波和滤波，产生控制电压 ， 反馈回到中频、高频放大器，对他们的增益进行控制。所以这种增 益的自动调整主要由两步来完成：第一，产生一个随输入 信号而变 化的直流控制电压 (叫AGC电压)；第二，利用AGC电压去控制某些 部件的增益, 使接收机的总增益按照一定规律而变化。
锁相环PLL（PhaseLockedLoop）
锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。
1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。
了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。
因此，振荡电路成为了时钟的来源。
振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。
它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。
2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。
可通过电压等控制振荡电路的频率。
2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。
但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。
可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。
哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。
PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。
锁相环控制技术
锁相环控制技术
锁相环控制技术（PLL）是一种用于同步电路的技术，它可以将不稳定的高频信号转换为稳定的低频信号，并将此信号与参考时钟同步。
在现代的电子系统中，PLL被广泛应用于时钟和频率合成器、相位偏振调制器和数字通信系统等方面。
PLL的基本原理是将输入信号通过相移器、低通滤波器和反馈路径输入到相频检测器中，相频检测器会将输入信号与参考时钟进行比较，以产生控制电压，调节相位，使输入信号同步于参考时钟。
PLL具有快速锁定、高精度、低抖动、宽锁定范围等优点，可以在不同频率范围内实现同步。
PLL控制技术在数字通信领域中的应用比较广泛，特别是在高速调制解调中。
PLL可以统一不同速率的数字数据信号，实现位同步，在光通信和宽带通信等领域起到了重要的作用。
另外，PLL还可以用于数字音频应用和稳定化射频源。
值得注意的是，PLL控制技术虽然具有较高的性能，但也存在一些缺点。
例如，PLL对于输入信号幅度和相位偏差的灵敏度较高，所以需要对输入信号进行预处理和加入缓冲电路等措施，以保证稳定性和性能。
在未来的发展趋势中，PLL控制技术将继续深入研究和应用。
随着数
字通信和无线通信等领域的发展，PLL技术将越来越受到重视。
同时，PLL控制技术的创新和发展也会促进数字电路和通信系统的进一步发展，为人们带来更多的便利和创新。
总之，作为一种重要的同步控制技术，PLL具有广泛的应用和前景。
未来的研究和发展将进一步推动其在不同领域中的应用和创新，为数
字电路和通信系统的发展带来更多的机遇和挑战。
PLL知识简介
//************MC9S12XS128内部锁相环模块PLL************//MC9S12XS128的时钟和复位发生器（Clocks and Reset Generator，CRG）模块，提供了锁相环（PLL）功能，单片机使用PLL功能能够获得更高的总线频率，这对于需要提高单片机运行速度的应用场合非常必要。
如在智能车系统制作中，特别是使用摄像头作为路径识别传感器的组别，就需要更高的单片机总线工作频率。
内部锁相环（IPLL）具有以下基本特征：•时钟参考分频器；•时钟后分频器；•可配置的内部滤波器（无外部引脚）；•减少抖动和降低辐射的可选频率调制模块；•退出或进入锁定条件可产生中断请求；•自时钟工作模式。
2.6.1 CRG时钟合成寄存器（SYNR）读：任何时刻；写：除CLKSEL 寄存器中的PLLSEL=1时的任何时刻。
VCOFRQ1，VCOFRQ0：这2位用于确定压控振荡器VCO的增益以获得频率最佳稳定性并锁定。
为了IPLL正常工作，必须根据表2-7中的实际VCO时钟频率配置这2位值。
PLL时钟频率以及由PLL产生的MCU总线时钟频率由下列公式计算：式中，SYNDIV的值由SYNR寄存器中的BIT5～BIT0确定，REFDIV值由REFDV寄存器中的BIT5～BIT0确定，POSTDIV值由POSTDIV寄存器中的BIT4～BIT0确定2.6.2 CRG时钟参考分频寄存器（REFDV）读：任何时刻；写：除CLKSEL 寄存器中的PLLSEL=1时的任何时刻。
REFFRQ1，REFFRQ0：这2位用于配置PLL内部滤波器以获得频率最佳稳定性并锁定。
为了IPLL 正常工作，必须根据表2-8中的实际REF时钟频率设置这2位值。
REFDV5～REFDV0：这6位用于确定前述公式中的REFDV值2.6.3CRG时钟后分频寄存器（POSTDIV）读：任何时刻；写：除CLKSEL寄存器中的PLLSEL=1时的任何时刻。
pll锁相环
第11讲 PLL锁相环一、PLL的概述：Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。
Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。
PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出（TCO）和建立（TSU）时间。
硬件结构每个Cyclone FPGA包括具有多达两个PLL。
表1为种型号Cyclone FPGA内可用的PLL数量。
二、使用方法：1、在画图区双击鼠标左键，在SYMBOL窗口点击“MegaWizard Plug-InManager…”按钮。
2、选择第1项“Create a new custom megafunction variation”,点击Next下一步：3、在I/0选项中选中ALTPLL，并在命名栏给PLL取个名字，如PLL1：4、点击下一步：5、将速度等级设置为8，输入时钟频率设为50MHZ，输出时钟补偿为C0，点击下一步：6、将Create an ‘areset’input to asynchronously reset the PLL和Create ‘locked’output两个选项前的钩去掉：7、点击下一步：8、在Clock multiplication factor栏设置倍频率，如上图设置为2，也就是说在输入为50MHZ的情况下，经过PLL后频率变为100MHZ。
在Clock division factor栏可以设置分频率，也就相当于将输入的频率除以所设置的系数。
点击下一步：此页不选择C1，点击下一步：此页不选择e0，点击下一步：此页不做选择，点击下一步：9、点击Finish完成设置。
PLL详解
PLL详解什么是锁相环呢？MCU的支撑电路一般需要外部时钟来给MCU提供时钟信号，而外部时钟的频率可能偏低，为了使系统更加快速稳定运行，需要提升系统所需要的时钟频率。
这就得用到锁相环了。
例如MCU用的外部晶振是16M的无源晶振，则可以通过锁相环PLL把系统时钟倍频到24M，从而给系统提供更高的时钟信号，提高程序的运行速度。
51单片机，AVR单片机内部没有锁相环电路，其系统时钟直接由外部晶振提供。
而XS128内部集成了锁相环电路，其系统时钟既可由外部晶振直接提供，也可以通过锁相环倍频后提供，当然，还有由XS128内部的时钟电路来提供（当其它来源提供的系统时钟不稳定时，内部时钟电路就起作用了，也就是自时钟模式）。
锁相环作为一个提供系统时钟的模块，是一个基本的模块，几乎每次编程序都得用到。
下面记一下怎样配置锁相环来设定想要的系统时钟。
锁相环PLL、自时钟模式和前面说的实时中断RTI、看门狗COP 都属于系统时钟与复位CRG中的模块，固前面用到的寄存器，这里有些会再用到。
在程序中配置锁相环的步骤如下：第一、禁止总中断；第二、寄存器CLKSEL的第七位置0，即CLKSEL_PLLSEL=0。
选择时钟源为外部晶振OSCCLK，在PLL程序执行前，内部总线频率为OSCCLK/2。
CLKSEL_PLLSEL=0时，系统时钟由外部晶振直接提供，系统内部总线频率=OSCCLK/2（OSCCLK为外部晶振频率）。
CLKSEL_PLLSEL=1时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK为锁相环倍频后的频率）。
第三、禁止锁相环PLL，即PLLCTL_PLLON=0。
当PLLCTL_PLLON=0时，关闭PLL电路。
当PLLCTL_PLLON=1时，打开PLL电路。
第四、根据想要的时钟频率设置SYNR和REFDV两个寄存器。
SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算，计算公式是：PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)其中，PLLCLK为PLL模块输出的时钟频率；OSCCLK为晶振频率；SYNR、REFDV分别为寄存器SYNR、REFDV中的值。
锁相环(pll)的工作原理
锁相环(pll)的工作原理英文回答：A phase-locked loop (PLL) is a control system that is widely used in electronic circuits to synchronize the phase and frequency of an output signal with that of a reference signal. It consists of three main components: a voltage-controlled oscillator (VCO), a phase detector, and a loop filter.The working principle of a PLL can be explained in the following steps:1. Phase Detection: The phase detector compares the phase of the reference signal with that of the output signal from the VCO. It generates an error signal that represents the phase difference between the two signals.2. Frequency Control: The error signal is filtered by the loop filter to remove any unwanted noise and to providea smooth control signal. This control signal is then applied to the VCO, which adjusts its frequency based on the control input.3. Phase Comparison: The output signal from the VCO is again compared with the reference signal, and the process of phase detection and frequency control is repeated. This feedback loop continues until the phase difference between the two signals is minimized.4. Locking: Once the phase difference is reduced to zero, the PLL is said to be locked. At this point, the output signal is in sync with the reference signal, and the VCO maintains a stable frequency and phase relationship with the input signal.The PLL can be used in various applications, such as clock synchronization, frequency synthesis, and demodulation. It provides a reliable and accurate methodfor maintaining phase and frequency coherence between different signals.中文回答：锁相环（PLL）是一种广泛应用于电子电路中的控制系统，用于将输出信号的相位和频率与参考信号同步。
锁相环指标
锁相环指标
锁相环（Phase-Locked Loop，简称PLL）是一种电子电路，用于将输入信号的相位与参考信号的相位保持同步。
锁相环在通信、测量、控制等领域具有广泛的应用。
锁相环的基本原理是通过比较输入信号与参考信号的相位差，并利用反馈回路来调节输入信号的相位，使其与参考信号保持同步。
锁相环由相位比较器、低通滤波器、电压控制振荡器和分频器等组成。
相位比较器用于测量输入信号与参考信号的相位差，低通滤波器用于平滑相位差的变化，电压控制振荡器根据相位差的变化来调节输出频率，分频器用于将输出信号分频，以提供参考信号。
锁相环的一个重要应用是频率合成器。
频率合成器通过锁相环将参考信号的频率与输入信号的频率进行合成，得到所需的输出频率。
锁相环还可以用于时钟恢复、频率调制与解调、信号重构等方面。
锁相环的性能指标包括锁定范围、锁定时间、抖动等。
锁定范围是指锁相环能够跟踪的输入信号频率范围，锁定时间是指锁相环从失锁到锁定所需的时间，抖动是指输出信号的相位变化。
锁相环的设计与调试需要考虑许多因素，如参考信号的选择、相位比较器的设计、滤波器的参数设置等。
同时，还需要根据具体应用场景的要求来确定锁相环的性能指标。
锁相环作为一种重要的电子电路，在现代通信与控制系统中发挥着
重要的作用。
通过合理设计与调试，锁相环可以实现信号的精确同步与频率合成，为各种应用提供稳定可靠的时钟与参考信号。
什么是PLL？
什么是PLL？PLL的意思是Phase-locked Loop，中⽂意思即为锁相环。
锁相环是⼀种反馈电路，其作⽤是使得电路上的时钟和某⼀外部时钟的相位同步。
PLL通过⽐较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在⽐较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
在数据采集系统中，锁相环是⼀种⾮常有⽤的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同⼀个采样时钟。
因此，所有板卡上各⾃的本地80MHz和20MHz时基的相位都是同步的，从⽽采样时钟也是同步的。
因为每块板卡的采样时钟都是同步的，所以都能严格地在同⼀时刻进⾏数据采集。
锁相环(PLL)是由鉴相器(PD),环路滤波器(LF)和压控振荡器(VCO)组成的⾃动相位控制系统。
如图1所⽰。
其中鉴相器是相位⽐较装置，⽤来⽐较参考信号Ur(t)与压控振荡器输出信号Uo(t)的相位，产⽣对应于这两个信号相位差的误差电压Ue(t)。
环路滤波器的作⽤是滤除误差信号Ue(t)中的⾼频成分及噪声，以保证环路所要求的性能，增加系统的稳定性。
压控振荡器受环路滤波器输出电压Uo(t)的控制，使振荡频率向参考频率靠拢，⼆者的差拍频率越来越低，直⾄⼆者的频率相同、保持⼀个较⼩的剩余相差为⽌。
下⾯介绍锁相环⼯作的⼤致过程：锁相环路(PLL)和AGC、AFC电路⼀样，也是⼀种反馈控制电路。
它是⼀个相位误差控制系统，是将参考信号与输出信号之间的相位进⾏⽐较，产⽣相位误差电压来调整输出信号的相位，以达到与参考信号同频率的⽬的，从⽽实现了对信号的频率漂移进⾏跟踪。
在达到同频率的状态下，两个信号之间的稳定相差亦可做得很⼩。
鉴相器是个相位⽐较装置。
它把输⼊信号和压控振荡器的输出信号Uo(t)的相位进⾏⽐较，产⽣对应于两个信号相位差的误差电压Ue(t)。
环路滤波器的作⽤是滤除误差电压、Ue(t)中的⾼频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。
锁相环(PLL)详解
锁相环（PLL）详解
锁相环（PLL）详解锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。
或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。
由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。
而一般情形下，这种锁相环的三个组成部分和相应的运作机理是：
1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度；
2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能；
3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。
从上可以看出，大致有如下框图：
┌─────┐┌─────┐┌───────┐
→─┤鉴相器├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→└──┬──┘└─────┘└───────┘│
↑↓
└──────────────────────────┘
可见，是一个负反馈环路结构，所以一般称为锁相环（PLL: Phase Locking Loop）。
锁相环有很多种类，可以是数字的也可以是模拟的也可以是混合的，可以用于恢复载波也可以用于恢复基带信号时钟。
锁相环(PLL)
PLL原理-PLL的两种工作状态(1)
捕获状态：环路由失锁进入锁定的过程 捕获状态 • 压控振荡器的频率向着接近输入信号频率 的方向变化；
PLL原理-PLL的两种工作状态(2)
锁定状态：跟踪输入信号相位的漂移或调制变化的过程 锁定状态 • 稳态后，压控振荡器的输出信号频率与输入信号频率 相等； • 稳态后，输出信号相位与输入信号相位差为一定值。
PLL原理-概述(3)
目前，PLL技术的应用更为广泛； • 远到太空，近到你身边； • 大到卫星通讯，小到手机、无线耳机，甚 至几块钱的小收音机。
PLL原理-概述(4)
反馈控制系统的分类 • 自动增益控制（AGC）电路 自动增益控制（ ）电路：在输入信号幅度变 化很大的情况下，使输出信号幅度保持恒定或仅 在较小范围内变化的一种自动控制电路，AGC控 制的是电压。 • 自动频率控制（AFC）电路 自动频率控制（ ）电路：是一种频率反馈控 制系统，AFC电路控制的是信号的频率。 • 自动相位控制（APC）电路 自动相位控制（ ）电路：又叫锁相环路。 (Phase Locked Loop，简称PLL)，是一种相位反 馈控制系统，锁相环路控制的是信号的相位。
PLL原理-鉴相器
监测两个输入信号的相位差的电路，叫鉴相器。 – 监测两个输入信号的相差； – 用输出电压的大小来反映监测结果。
鉴相器分类
常用的鉴相器有四种类型
– 数字鉴相器； – 模拟鉴相器； – 抽样鉴相器； – 鉴频鉴相器；
根据不同的要求，使用不同的鉴相器。
PLL的原理-鉴相器的特性(1)
PLL原理-异或门鉴相器分析(4)
PLL原理-异或门鉴相器分析(5)
PLL原理-异或门鉴相器分析(6)
第一次空间应用是从发射第一批人造卫星开始的； • 多谱勒效应和本身频漂，频率误差很大， 108M+/-3KHz； • 要求普通接收机有6KHz的带宽，而信号本身可包 含在大约6Hz的带宽内； • 噪声功率与带宽成正比，若用普通接收机，要花 1000倍的代价，才能把有用的信号找出来； • 噪声可以用窄带滤波器来抑制，因此，具有窄频 带宽和跟踪特性的锁相技术的应用是必然的。
锁相环PLL
锁相环PLL
PLL可以用来提供芯片时钟，是由PLLSTAT(PLL状态寄存器)来控制的，由第9位来控制，用来读出PLL的连接位。
当第8位PLLE和第9位PLLC
都为1时，PLL作为时钟源连接到处理器。
当PLLC或PLLE为0时，PLL
被旁路，处理器直接使用振荡器时钟。
由此处可以得到，有两种方法来提供板子的时钟源。
PLL的频率计算：
PLL的频率计算使用下列参数：
Fosc the frequency from the crystal oscillator/external oscillator 晶振频率
Fcco the frequency of the PLL current controlled oscillator PLL电流控制振荡器的频率
Fcclk the PLL output frequency(also the processor clock frequency) PLL输出频率(也是处理器的时钟频率)
M PLL Multiplier value from the MSEL bits in the PLLCFG register PLLCFG 寄存器中MSEL位的倍频器值。
锁相环(pll)的工作原理
锁相环(pll)的工作原理Download tips: This document is carefully compiled by this editor. I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you! In addition, this shop provides you with various types of practical materials, such as educational essays, diary appreciation, sentence excerpts, ancient poems, classic articles, topic composition, work summary, word parsing, copy excerpts, other materials and so on, want to know different data formats and writing methods, please pay attention!锁相环（PLL）是一种控制系统，用于保持输入信号和参考信号之间的相位和频率同步。
PLL广泛应用于通信系统、数字信号处理、频率合成、时钟恢复等领域。
锁相环的工作原理可以简单地分为四个步骤：相位检测、数字控制、频率合成和反馈调节。
下面将详细解释每个步骤的工作原理。
首先是相位检测阶段。
在锁相环中，相位检测器用于比较输入信号和参考信号之间的相位差。
最常见的相位检测器是乘法器，它将输入信号和参考信号相乘产生一个误差信号。
pll 比例路径和积分路径
pll 比例路径和积分路径
PLL（Phase Locked Loop）是一种控制系统，它由相位比较器、环路滤波器、电压控制振荡器（VCO）和分频器等组成。
它主要用于
信号调制解调、时钟恢复、频率合成以及频率调制解调等应用中。
PLL在通信、无线电、电子音频设备、数字时钟等领域得到广泛应用。
比例路径和积分路径是PLL系统中的两个重要组成部分。
比例
路径和积分路径是用来调节VCO输出频率的控制电压的。
在PLL系
统中，比例路径通常用来对相位误差进行快速调节，而积分路径则
用来对频率误差进行较慢的调节，从而实现对VCO输出频率的精确
控制。
比例路径通常由一个比例放大器和一个低通滤波器组成，它能
够快速地响应相位误差，对系统的稳定性和动态响应起到重要作用。
比例放大器的增益决定了系统的响应速度和稳定性，而低通滤波器
则用来滤除高频噪声，保证系统的稳定性和抗干扰能力。
积分路径通常由一个积分放大器和一个带通滤波器组成，它对
频率误差进行积分处理，从而实现对VCO输出频率的精确控制。
积
分放大器的作用是放大积分后的误差信号，带通滤波器则用来滤除
高频噪声，保证系统的稳定性和精确性。
综合来看，比例路径和积分路径在PLL系统中起着互补的作用，比例路径对快速变化的相位误差进行调节，积分路径对频率误差进
行积分调节，二者共同作用下实现对VCO输出频率的精确控制。
这
种分离处理相位误差和频率误差的方式，使得PLL系统具有较好的
稳定性和动态性能，适用于各种需要精确频率控制的应用场合。
PLL到底是个啥么东西呢？
PLL到底是个啥么东西呢？——————————————————更新于20180826————————————————————————————PLL：完成两个电信号的相位同步的⾃闭环控制系统叫锁相环。
⽤电压控制延时，⽤到了VCO来实现DLL中类似的延时功能，是模拟电路。
DLL：基于数字抽样⽅式实现的，在输⼊时钟和反馈时钟之间插⼊延时，使得输⼊和反馈时钟的上升沿⼀致来实现的。
DCM：Delay Locked-Loop数字延迟锁相环，其输⼊参数包括输⼊中频率范围，输出时钟频率范围、输⼊输出时钟允许抖动范围等。
PLL和DLL都可以实现倍频、分频占空⽐调整，但是DLL的数字电路特性导致其只能是实现2、4等倍频，⽽PLL的调整范围则要⼤⼀些。
PLL在时钟综合⽅⾯要更好些，但是抗噪声能⼒相对较差，DLL在power jitter precision⽅⾯要优于PLL。
DCM⽐DLL在时钟管理控制⽅⾯功能更强⼤，包括了消除时钟延时、频率合成、相位调整等系统⽅⾯的要求DCM优点：1实现零时钟延时，消除了时间分配延时，实现了时钟闭环控制2可⽤于外部芯⽚的同步，使得内外时钟⼀体化。
DCM相对PLL⽽⾔1 DCM只⽀持90，180，270相位延迟，PLL更灵活1 DCM只⽀持2-16⼩数分频以及2倍频2 DCM数字模块占⾯积⼩，灵活，但是在噪声和jitter相对PLL⼤得多3 PLL模拟电路，输出时钟质量要⾼，但是占⽤的⾯积也⼤。
————————————————————————————————————————————————————————PLL的出现是为了解决这样⼀个问题的：就是外部输⼊的信号实际上与内部时钟振荡信号是完全不同步的，为了解决这个问题，我们想到了⽤改进⼯艺的⽅法，但实际上晶振由于⼯艺与成本原因，做不到很⾼的频率，⽽在需要⾼频应⽤时，有相应的器件VCO，实现转成⾼频，但并不稳定，故利⽤锁相环路就可以实现稳定且⾼频的时脉冲讯号。
PLL_简介
1 PLL 基本介绍1.1 PLL 的基本结构：其中，鉴相器环节（PD _ Phase Detector ）是相位比较装置，用来比较输入信号压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数；环路滤波器环节（LF _ Loop Filter ）是滤除鉴相器输出中的高频分量及噪声，以保证环路所要求的性能；压控振荡器环节（VCO _ Voltage Controlled Oscillater ）受环路滤波器输出电压的控制，使振荡频率向输入信号的频率靠拢，直至两者的频率相同，使得VCO 输出信号的相位和输入信号的相位保持某种特定的关系，达到相位锁定的目的。
鉴相器部分：以输入为()1()sin[]i m i i u t U t t ωθ=+，输出为()2()cos[]o m o o u t U t t ωθ=+。
对输入做变化，得()()1()sin[]i m o i o i u t U t t t ωωωθ=+-+，即()1()s in []i m o i u t U t tωϕ=+；将输出变化为()2()cos[]o m o o u t U t t ωϕ=+。
则鉴相器的输出为： ()()()()12()()()sin cos d i o m m o i o o u t u t u t U U t t t t ωϕωϕ=⨯=++对上式进行三角变换，可得：()()()()()()121()sin 2sin 2d m m o i o i o u t U U t t t t t ωϕϕϕϕ⎡⎤=+++-⎣⎦ 环路滤波器：一般的环路滤波器主要是用于滤除鉴相器输出中的二倍频分量滤除掉，常用的低通滤波器的电路结构（有源、无源）为：此外，也可以使用“切比雪夫滤波器”进行滤波。
以上边的有源滤波器电路进行公式变换，可以得到：21()1()d c u s R CS u s R CS+=- 即，LF 环节可以等效视为一个PI 控制环节。
PLL和DLL：都是锁相环，区别在哪里？
PLL和DLL：都是锁相环，区别在哪里？DLL:一般在altera公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在问两者的不同，细看下，原来真是两个不一样的家伙。
DLL是基于数字抽样方式，在输入时钟和反馈时钟之间插入延迟，使输入时钟和反馈时钟的上升沿一致来实现的。
又称数字锁相环。
PLL:使用了电压控制延迟，用VCO来实现和DLL中类试的延迟功能。
又称模拟锁相环。
功能上都可以实现倍频、分频、占空比调整，但是PLL调节范围更大，比如说：XILINX使用DLL，只能够2、4倍频；ALTERA的PLL可以实现的倍频范围就更大毕竟一个是模拟的、一个是数字的。
两者之间的对比：对于PLL，用的晶振存在不稳定性，而且会累加相位错误，而DLL在这点上做的好一些，抗噪声的能力强些；但PLL在时钟的综合方面做得更好些。
总的来说PLL的应用多,DLL则在jitter power precision等方面优于PLL。
目前大多数FPGA厂商都在FPGA内部集成了硬的DLL（Delay-Locked Loop）或者PLL（Phase-Locked Loop），用以完成时钟的高精度、低抖动的倍频、分频、占空比调整移相等。
目前高端FPGA 产品集成的DLL和PLL资源越来越丰富，功能越来越复杂，精度越来越高（一般在ps的数量级）。
Xilinx芯片主要集成的是DLL，而Altera芯片集成的是PLL。
Xilinx芯片DLL的模块名称为CLKDLL，在高端FPGA中，CLKDLL的增强型模块为DCM（Digital Clock Manager）。
Altera芯片的PLL模块也分为增强型PLL（Enhanced PLL）和高速（Fast PLL）等。
这些时钟模块的生成和配置方法一般分为两种，一种是在HDL代码和原理图中直接实例化，另一种方法是在IP核生成器中配置相关参数，自动生成IP。
pll 相位裕度
pll 相位裕度
PLL（锁相环）相位裕度是指锁相环系统中可容忍的相位偏差范围，也称为相位裕量。
它是衡量锁相环系统稳定性和性能的一个关键指标，对于数字信号处理、通信、控制等领域应用非常重要。
在PLL系统中，输入信号的频率和相位会被锁相环调整，以使输出信号与参考信号保持同步。
如果输入信号的相位偏差过大，就会导致输出信号不稳定或出现误差。
因此，相位裕度的大小直接影响着锁相环系统的稳定性和输出性能。
通常，PLL相位裕度可以通过两种方式进行测量：一种是基于开环响应的方法，另一种是基于闭环响应的方法。
开环响应方法需要在PLL系统的输入端施加一个扰动信号，然后测量输出信号与参考信号之间的相位偏差。
而闭环响应方法则需要在PLL系统的反馈回路中引入一个扰动信号，然后测量输出信号与参考信号之间的相位偏差。
除了测量方法之外，PLL相位裕度的计算还涉及到许多因素，如锁相环的环节数、环节增益、滤波器带宽等。
因此，在实际设计中，需要深入理解PLL系统的工作原理和参数设置，以保证系统的稳定性和性能。
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pll是锁相环（Phase-Locked Loop）的英文简称，用来使外部的输入信号和内部的振荡信号同步。
pll是用于振荡器中的反馈控制电路。
目录
pll的原理
pll的构成
pll的应用
pll的动作机理
pll的原理
pll是无线电发射中使频率较为稳定的一种方法,主要有VCO (压控振荡器)和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频和PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复达到锁频的目的。
能使受控振荡器的频率和相位均和输入信号保持确定关系的闭环电子电路。
pll的构成
锁相环由鉴相器、环路滤波器和压控振荡器组成。
鉴相器用来鉴别输入信号Ui 和输出信号Uo之间的相位差，并输出误差电压Ud 。
Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。
Uc作用于压控振荡器的结果是把它的输出振荡频率f。
拉向环路输入信号频率fi ，当二者相等时，环路被锁定，称为入锁。
维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。
锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
pll的应用
1．锁相环在调制和解调中的应用载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。
调幅波的特点是频率和载波信号的频率相等，幅度随输入信号幅度的变化而变化；调频波的特点是幅度和载波信号的幅度相等，频率随输入信号幅度的变化而变化。
2．锁相环在调频和解调电路中的应用调频波的特点是频率随调制信号幅度的变化而变化。
压控振荡器的振荡频率取决于输入电压的幅度。
当载波信号的频率和锁相环的固有振荡频率ω0 相等时，压控振荡器输出信号的频率将保持ω0 不变。
若压控振荡器的输入信号除了有锁相环低通滤波器输出的信号uc 外，还有调制信号ui，则压控振荡器输出信号
的频率就是以ω0 为中心，随调制信号幅度的变化而变化的调频波信号。
由此可得调频电路可利用锁相环来组成。
3．锁相环在频率合成电路中的应用在现代电子技术中，为了得到高精度的振荡频率，通常采用石英晶体振荡器。
但石英晶体振荡器的频率不容易改变，利用锁相环、倍频、分频等频率合成技术，可以获得多频率、高稳定的振荡信号输出。
20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。
60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。
具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。
在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用.
pll的动作机理
1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度;
2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器, 内部的时钟输出信号的频率或者相位,使得锁相器完成上述的固定相差作用;
3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑,大多数情形下是一个低通滤波器,用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。
PLL。
其实就是锁相环路，简称为锁相环。
许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
一种输出一定频率信号的振荡电路，也称为相位同步环（回路）。
该回路利用使外部施加的基准信号与PLL 回路内的振荡器输出的相位差恒定的反馈控制来产生振荡信号。
在网络领域中，PLL 用于从接收的信号中分离出时钟信号。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
主要由检相器组成的电路，将电压控制振荡器的频率与输入载波信号或参考频率发生器的信号相比较。
在通过了环路滤波器后，检相器的输出被反馈给电压控制振荡器来保持其与输入频率或参考频率完全同相。
彩色电视、遥测设备和其他许多接收机都具有锁相环路。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制的）锁相环。
你可以上华强电子网看看，我也是在那里看到的。