一位全加器实验报告
一位全加器实验报告
一位全加器实验报告一位全加器实验报告引言：全加器是数字电路中常用的逻辑门，用于将两个二进制数相加并输出和与进位。
本实验旨在通过搭建一位全加器电路并进行测试，加深对数字电路原理的理解。
一、实验背景数字电路是现代电子技术中的重要组成部分，其广泛应用于计算机、通信等领域。
全加器作为数字电路的基础，具有重要的意义。
全加器的设计和实现对于提高计算机的运算速度和效率至关重要。
二、实验目的1. 了解全加器的原理和工作方式；2. 掌握全加器的电路搭建方法；3. 进行全加器的测试，验证其正确性。
三、实验材料和器件1. 电路实验箱；2. 电源；3. 逻辑门集成电路（如74LS08、74LS32等）；4. 连线和插线板。
四、实验原理全加器是由两个半加器和一个或门组成的。
半加器用于计算两个二进制位的和与进位，全加器则利用半加器的结果和第三个输入位的进位来计算三个二进制位的和与进位。
五、实验步骤1. 首先，将所需的逻辑门集成电路插入插线板中；2. 将电源连接到插线板上的电源接口上，并调整电源电压；3. 按照全加器的电路图，将逻辑门按正确的方式连接起来；4. 完成电路的搭建后，将输入信号接入逻辑门的输入端，将输出信号接入逻辑门的输出端；5. 打开电源，观察输出结果；6. 调整输入信号，测试多种情况下的输出结果。
六、实验结果与分析通过实验，我们得到了全加器的输出结果。
在输入信号为0、0、0的情况下，输出结果为0、进位为0；在输入信号为0、1、0的情况下，输出结果为1、进位为0；在输入信号为1、1、0的情况下，输出结果为0、进位为1；在输入信号为1、1、1的情况下，输出结果为1、进位为1。
实验结果与预期一致，说明全加器的电路搭建正确。
七、实验总结通过本次实验，我们深入了解了全加器的原理和工作方式，并通过实际操作验证了其正确性。
全加器作为数字电路中的重要组成部分，对于计算机等领域的应用具有重要意义。
通过实验，我们不仅加深了对数字电路原理的理解，还提高了实际操作的能力。
一位全加器的设计
一位全加器的设计一．实验目的1．掌握原理图输入设计。
2．利用一位半加器实现一位全加器。
二．实验原理1．一位半加器输入a，b；输出co，so；其中co为进位输出；so为和的输出；真值表如下图所示。
2．一位全加器真值表如下图所示。
三．实验内容1．以原理图输入作为设计输入，设计半加器。
2．利用设计好的半加器，实现全加器的设计。
3．通过仿真，观察设计的正确性。
4．仿真完成后，将原理图设计转换为VHDL文件。
四．设计提示仔细阅读真值表，思考如何将半加器设计为全加器。
五．实验报告要求1．写出原理图设计。
（半加器电路原理图）（全加器原理图）2．分析设计过程。
用两个半加器构成全加器。
3．记录仿真波形，保存生成的元件以及RTL，将原理图文件转变为VHDL文件。
（全加器仿真图）(符号元件)(全加器RTL)（全加器VHDL文件）LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quan2 ISPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : IN STD_LOGIC;ci : OUT STD_LOGIC;si : OUT STD_LOGIC);END quan2;ARCHITECTURE bdf_type OF quan2 ISCOMPONENT quanPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanPORT MAP(a => a,b => b,co => SYNTHESIZED_WIRE_2,so => SYNTHESIZED_WIRE_0);b2v_inst1 : quanPORT MAP(a => SYNTHESIZED_WIRE_0,b => c,co => SYNTHESIZED_WIRE_1,so => si);ci <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2;END bdf_type;4．书写实验报告时要结构合理，层次分明，在分析描述的时候，注意语言的流畅。
一位全加器 实验报告
一位全加器实验报告实验报告：全加器的原理与实验一、实验目的本实验旨在探究全加器的原理及其在数字电路中的应用，通过实际操作加深对全加器的理解，并掌握其工作原理和性能特点。
二、实验器材1. 74LS86集成电路芯片2. 电源3. 示波器4. 逻辑分析仪5. 连接线6. 示波器探头三、实验原理全加器是数字电路中常用的逻辑运算器件，用于实现三个二进制数的相加运算。
全加器由两个半加器和一个进位输入组成，能够实现三个二进制数的相加运算，并输出相应的和与进位。
全加器的工作原理是基于二进制加法的逻辑运算规则，通过逻辑门的组合实现。
四、实验步骤1. 将74LS86集成电路芯片插入实验板中，并连接电源。
2. 将输入端A、B、Cin分别与电源接通，观察输出端Sum和Cout的变化。
3. 使用逻辑分析仪和示波器对输入端和输出端进行观测和分析，记录实验数据。
4. 分别改变输入端A、B、Cin的状态，观察输出端Sum和Cout的变化，记录实验数据。
5. 对实验数据进行分析和总结，验证全加器的工作原理和性能特点。
五、实验结果通过实验观测和数据分析，得出以下结论：1. 全加器能够实现三个二进制数的相加运算，并输出相应的和与进位。
2. 输入端A、B、Cin的状态改变会影响输出端Sum和Cout的变化，符合二进制加法的逻辑运算规则。
3. 74LS86集成电路芯片的性能稳定，能够满足数字电路的应用要求。
六、实验总结本实验通过实际操作加深了对全加器的理解，掌握了全加器的工作原理和性能特点。
全加器作为数字电路中常用的逻辑运算器件，具有重要的应用价值，能够实现二进制加法运算，广泛应用于计算机、通信等领域。
通过本实验的学习，对数字电路和逻辑运算有了更深入的理解，为今后的学习和工作打下了坚实的基础。
七、实验建议在实验过程中，应注意安全操作，避免短路和电路损坏。
同时，对实验数据进行仔细分析和总结，加深对全加器的理解，为今后的学习和应用提供有力支持。
一位全加器实验
实验1一位全加器（综合验证性）一、目的掌握组合逻辑电路, 使用74LS00“与非门”电路构成一位全加器组合逻辑电路。
掌握组合逻辑电路的基本概念和结构。
二、要求: 使用与非门构成一位全加器组合逻辑电路。
实验报告包括:1.画出一位全加器逻辑电路图；正确标出集成电路引脚。
74LS00“与非门”电路引脚名称:2.标上门电路脚号, 连接逻辑电路；发光管3.模拟输入Ai 、Bi 、Ci, 记载Si 、Ci-1实验结果。
Ai Bi Ci Si Ci-1三、实验设备和集成电路1.数字逻辑实验板一块。
2、3片74LS00, 连结导线50根。
四、考核方式1.逻辑电路图应当整洁、规范。
2.实验前作好充分实验准备。
3.数字逻辑实验课是一项实践性很强的教学课程。
考核的重点是电路连接, 调试和测试的实践性环节。
考察学生在实验中的动手能力和事实求是的科学态度。
核心是检查是否能够实际完成一位全加器数字逻辑电路, 并电路运行正确作为重要标准。
在电路连接, 调试和测试完成后, 经老师检查确认满足实验要求, 学生签字, 递交报告书, 方可通过实验一的验收。
五、连接, 调试和测试组合逻辑电路参考事项注意如下:1.实验开始时, 检查并确定实验设备上的集成电路是否符合要求。
2、导线在插孔中一定要牢固接触。
集成电路引脚与引脚之间的连线一定要良好接触。
连线在面包板上排列整齐, 连线的转弯成直角。
连线不要飞线。
3、在组合逻辑电路连线时, 为了防止连线时出错, 可以在每连接一根线以后, 在组合逻辑电路图中做一个记号, 这样可以避免搞错连线, 漏掉连线, 多余连线等现象发生。
一位全加器的实验报告
一位全加器的实验报告实验报告：全加器的实验摘要：本实验旨在通过实际操作，了解全加器的原理和工作方式。
通过搭建全加器电路，观察其输入输出关系，验证全加器的功能和性能。
实验结果表明，全加器能够正确地实现三个输入位的加法运算，并且输出结果符合预期。
引言：全加器是数字电路中常用的逻辑电路之一，用于实现多位数的加法运算。
它能够接受三个输入位（A、B、Cin），并输出两个输出位（Sum、Cout）。
全加器的设计和实现对于理解数字电路和计算机原理具有重要意义。
实验步骤：1. 准备实验所需的电子元件和工具，包括逻辑门、电阻、LED灯等。
2. 根据全加器的逻辑电路图，搭建实验电路。
3. 将输入位（A、B、Cin）和电源连接，观察LED灯的亮灭情况。
4. 调整输入位的数值，记录LED灯的亮灭情况。
5. 分析实验结果，验证全加器的功能和性能。
实验结果：经过实验操作和数据记录，我们得出以下结论：1. 当输入位（A、B、Cin）为000时，LED灯均熄灭。
2. 当输入位（A、B、Cin）为001时，LED灯中的某些亮起，表明输出位（Sum、Cout）的数值。
3. 当输入位（A、B、Cin）为111时，LED灯均亮起。
结论：通过本次实验，我们成功地搭建了全加器电路，并验证了其正确的工作方式。
全加器能够实现三个输入位的加法运算，并输出符合预期的结果。
这对于我们理解数字电路和计算机原理具有重要的意义。
展望：在今后的学习和实践中，我们将进一步深入研究数字电路和逻辑电路的原理，不断提高自己的实验操作能力和理论水平，为将来的科研和工程实践做好充分的准备。
EDA全加器实验报告
彭世晶
32211317
实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习 QuartusⅡ的应用。 实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需 要首先完成半加器的设计。用最简单的原理图输入法来完成半加器及全 加器的设计。 实验真值表：
A
B
SO
CO
0
全加器顶层文件
module f_adder(ain,bin,cin,cout,sum); //一位全加器顶层设计描述
output cout,sum;
input ain,bin,cin;
wire e,d,f;
//定义网线型变量作内部单元连接线
h_adder u1(ain,bin,e,d); //使用位置关联法进行例化
平台。我个人认为老师应当增加实验次数，以便我们加强自己的动手能 力。
h_adder u2(.a(e),.so(sum),.b(cin),.co(f));
or2a u3(.a(d),.b(f),.c(cout)); //使用端口名关联法进行例化
Endmodule
实验波形图：
半加器
实验RTL图：
全加器
实验结果与分析： 通过EDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
半加器
ain
bin
cin
cout
sum
0
0
0
0
0
0
0
1
1
0
0
1
一位全加器实验报告
实验题目
实验报告正文一律使用A4打印纸打印或手写，页眉上标明“《XXXX》课程实验”字样。
页面设置上边距2.5cm，下边距2 cm，右边距2 cm（左装订），多倍行距1.25倍。
正文用宋体5号字，页眉和页脚同宋体小5号字并居中。
1、实验内容
用MAX+plus II 10.1设计一位全加器
2、实验目的与要求
设计一位全加器，并且熟悉MAX+plus II 10.1使用环境。
3、实验环境
MAX+plus II 10.1
4、设计思路分析（包括需求分析、整体设计思路、概要设计）
用两个半加器和一个或门，设计一位全加器。
5、详细设计
一位全加器可以用两个半加器和一个或门连接而成，半加器由一个与门，一个非门，同或门来实现。
在MAX+plus II 10.1环境操作步骤如下：
1、半加器的设计
2、全加器的设计
3、分配管脚
4、编译
5、仿真
6、下载
7、观察结果
6、实验结果与分析
半加器原理图
半加器波形图
全加器原理图
全加器波形图
7、实验体会与建议
通过这次实验课的学习，我学会了MAX+plus 的使用。
了解了半加器和全加器的设计原理和在MAX+plus中的实现方法。
在操作过程中虽然遇到了很多的困难，但在同学的帮助下都克服了。
同学的帮助在学习的过程中是很重要的。
一位全加器VHDL的设计实验报告
EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。
2、掌握用VHDL设计简单组合电路的方法和详细设计流程。
3、掌握VHDL的层次化设计方法。
二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。
1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。
采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。
三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。
2、完成1位半加器的设计输入、目标器件选择、编译。
3、打开文本编辑器，完成或门的设计。
4、完成或门的设计输入、目标器件选择、编译。
5、打开文本编辑器，完成全加器的设计。
6、完成全加器的设计输入、目标器件选择、编译。
7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。
全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。
构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。
1位全加器实验报告
浙江万里学院实验报告实验名称：全加器的设计专业班级：通信姓名：黄文龙学号：2010014139实验日期：2011.3.29 一、实验目的：1．掌握QuartusII软件使用流程。
2．熟悉Altera DE2实验板的开关按键模块，LED显示模块。
二、实验内容：在QuartusII软件中使用vhdl语言和原理图输入法设计并实现一个1位全加器。
三、实验结果：1. 半加器VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISport (x,y,cin :in bit;cou,sum :out bit );end f_adder;ARCHITECTURE df OF f_adder ISsignal s1:bit;signal c1:bit;signal c2:bit;begins1 <= (x xor y);c1 <= (x and y);c2 <= (s1 and cin);sum <= (s1 xor cin);cou <= (c1 or c2 );1end df;2. 全加器原理图由2个半加器组成一个全加器2. 仿真结果以及说明输入y为1，输入y为10ns的时钟，cin为20ns的时钟。
则在x，y，cin只有1个为1时，和sum 为1，进位con为0；在x，y，cin只有2个为1时，和sum为0，进位con为1，在x，y，cin 有3个为1时，和sum为1，进位con为1。
3. 程序下载及运行情况说明在x，y，cin只有1个为1时，和sum为1（红灯亮），进位con为0（绿灯不亮）在x，y，cin只有2个为1时，和sum为0（红灯不亮），进位con为1（绿灯亮）在x，y，cin有3个为1时，和sum为1（红灯亮），进位con为1（绿灯亮）四、实验总结：通过这次实验学习并且掌握了QuartusⅡ开发平台的基本使用，学习了基于VHDL语言设计法设计数字电路的方法，能用VHDL语言设计法设计1位二进制全加器。
FPGA一位全加器设计实验报告
FPGA一位全加器设计实验报告
本实验的目的是学习使用FPGA设计一个全加器，通过实践掌握FPGA硬件描述语言和数字电路设计的一些基础知识和技能。
一、实验背景
数字逻辑电路是计算机硬件的基础，而硬件描述语言是数字电路设计的重要手段。
FPGA是可编程逻辑器件，它可以根据用户的需求进行编程，实现不同的数电逻辑电路。
全加器是组成加法器的重要单元，也是我们学习数字逻辑的重要基础。
二、实验设计
本实验我们将采用Verilog硬件描述语言来设计一个全加器。
代码如下：
module full_add(
input A,B,Cin,
output S,Cout
);
wire w1,w2,w3;
xor(S,w1,A^B);//A异或B
xor(Cout,w2,A&Cin);//A与Cin之后异或
xor(w3,B&Cin,A&Cin);//B与Cin之后异或
xor(Cout,Cout,w3);//再次异或
endmodule
三、测试结果
我们使用Quartus II软件进行仿真和综合。
通过对代码的仿真和波形分析，我们发现该全加器符合设计要求，并且可以正确地输出结果。
四、实验总结
本实验我们学习了FPGA硬件描述语言，掌握了数字电路设计的一些基础知识和技能。
通过设计全加器，我们更深入地理解了数字逻辑电路的原理和应用。
希望在今后的学习中，能够继续深入研究数字电路的知识，为我们掌握计算机硬件设计打下坚实的基础。
一位全加器的实验报告
一位全加器的实验报告一位全加器的实验报告摘要：本实验旨在通过搭建一位全加器电路，探究数字电路中的加法运算原理。
通过实验，我们成功验证了全加器的功能，并观察到了其在二进制加法中的作用。
实验结果表明，全加器是一种重要的数字电路元件，能够实现多位二进制数的相加运算。
引言：全加器是一种常见的数字电路元件，用于实现二进制数的相加运算。
它能够处理两个输入位和一个进位位，并输出一个和位和一个进位位。
全加器的设计和实现对于数字电路的理解和应用具有重要意义。
本实验将通过搭建一位全加器电路，探究其工作原理和应用。
材料与方法：1. 逻辑门：与门、或门、异或门、非门2. 连线材料：导线、电源线3. 电源：直流电源4. 示波器：用于观察电路输出波形实验步骤：1. 按照电路图搭建一位全加器电路，包括两个输入位A和B，一个进位位Cin，一个和位S和一个进位位Cout。
2. 将电源线连接至电路，确保电路正常供电。
3. 分别将输入位A和B的电平信号输入到与门和异或门中，将进位位Cin的电平信号输入到与门中。
4. 将与门和异或门的输出信号输入到或门中，得到和位S的输出信号。
5. 将与门的输出信号输入到与非门中，得到进位位Cout的输出信号。
6. 使用示波器观察和位S和进位位Cout的波形。
结果与讨论：通过实验观察，我们得到了一位全加器的输出波形。
当输入位A和B均为0时，和位S和进位位Cout均为0；当输入位A和B均为1时，和位S为0，进位位Cout为1；当输入位A和B中有一个为1时，和位S为1，进位位Cout为0；当输入位A和B均为1时，和位S和进位位Cout均为1。
这一结果与全加器的逻辑运算规则相符，验证了全加器电路的正确性。
全加器在二进制加法中起到了关键作用。
通过将多个全加器连接起来，我们可以实现多位二进制数的相加运算。
在实际应用中，全加器被广泛应用于计算机的算术逻辑单元(ALU)中，用于实现加法和其他运算。
结论：通过本实验，我们成功搭建了一位全加器电路，并验证了其在二进制加法中的功能。
eda全加器实验报告
竭诚为您提供优质文档/双击可除eda全加器实验报告篇一：eDA全加器实验报告1位全加器设计实验报告彭世晶32211317实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习QuartusⅡ的应用。
实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。
用最简单的原理图输入法来完成半加器及全加器的设计。
实验真值表：半加器全加器实验逻辑图：半加器全加器实验程序：半加器moduleh_adder(a,b,so,co);//半加器描述inputa,b;outputso,co;assign{co,so}=a+b;//两位二进制数直接相加endmodule或门moduleor2a(a.b.c);//或门逻辑描述outputc;inputa,bassignc=a|b;endmodule全加器顶层文件modulef_adder(ain,bin,c(:eda全加器实验报告)in,cout,sum);//一位全加器顶层设计描述outputcout,sum;inputain,bin,cin;wiree,d,f;//定义网线型变量作内部单元连接线h_adderu1(ain,bin,e,d);//使用位置关联法进行例化h_adderu2(.a(e),.so(sum),.b(cin),.co(f));or2au3(.a(d),.b(f),.c(cout));//使用端口名关联法进行例化endmodule实验波形图：半加器全加器实验RTL图：实验结果与分析：通过eDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件平台。
我个人认为老师应当增加实验次数，以便我们加强自己的动手能力。
篇二：eDA实验报告4位全加器实验报告eDA实验报告书篇三：eDA实验报告(四位全加器的实现)实验一四位全加器的实现一、实验目的1、掌握Quartus9.0图形编辑输入法2、掌握Quartus环境下文件的编译、仿真及下载方法3、了解VhDL语言的设计流程4、掌握quartus环境下VhDL的使用方法二、实验内容1、用图形/原理图法实现4位全加器。
一位全加器_可编程逻辑器件VHDL实验报告
1.一位全加器实验报告一、实验目的要求学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
设计程序独立完成全加器的仿真。
全加器由两个半加器组合而成，原理类似。
半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。
二、设计方法与原理图图1是一个一位二进制全加器电路图，由图1所示，由两个半加器和一个或门构成一个一位二进制全加器；ain,bin为全加器的输入端，cin为全加器的低位进位，sum是全加器的全加和，cout是全加器的全加进位端；从而实现一位二进制全加器。
（图1）一位二进制全加器原理图三、实验内容按照教材上的步骤，在max plus II上进行编辑、编译、综合、适配、仿真。
说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
四、源程序library ieee;use ieee.std_logic_1164.all;entity full_adder isport(a,b,cin:in std_logic;cout,sum:out std_logic);end entity full_adder;architecture fd1 of full_adder iscomponent h_adderport(a,b:in std_logic;co,so:out std_logic);end component;component or2aport(a,b:in std_logic;c:out std_logic);end component;signal d,e,f:std_logic;beginu1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e); u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum); u3:or2a port map(a=>d,b=>f,c=>cout);end fd1;五过程性截图六、仿真结果（图2）一位二进制全加器仿真结果七、分析结果与总结由图2，本实验的目标已达成，及通过编写VHDL语言实现一个一位二进制全加器。
数字电路实验报告-组合逻辑电路的设计：一位全加器
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
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1
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1
1
1
0
0
1
1
1
1
1
1
描述
一位全加器的表达式如下：
Si=Ai⊕Bi⊕Ci-1
实验仪器
1.电子技术综合实验箱
2.芯片74LS86、74LS08、74LS32
实验内容及步骤
各芯片的管脚图如下图所示：
一位全加器逻辑电路图如下所示：
1.按上图连线
电学实验报告模板
电学虚拟仿真实验室
实验名称
组合逻辑电路的设计：一位全加器
实验目的
1.学习组合逻辑电路的设计方法
2.掌握组合逻辑电路的调试方法
实验原理
真值表
一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci
输入
输出
Ci-1
Ai
2.测试其逻辑功能，并记录数据
实验结果及分析
实验数据：
Ci-1
Ai
Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
10010 Nhomakorabea1
0
1
0
1
一位全加器 实验报告
一位全加器实验报告一位全加器实验报告引言：全加器是数字电路中常见的一种逻辑电路，用于实现二进制加法运算。
在本次实验中，我们将学习并实现一位全加器电路，并通过实验验证其功能和性能。
实验目的：1. 理解全加器的原理和工作方式；2. 掌握全加器的电路设计和实现方法；3. 验证全加器的功能和性能。
实验器材：1. 电路仿真软件（如Proteus、Multisim等）；2. 逻辑门集成电路（如与门、或门、异或门等）；3. 连线材料；4. 示波器（可选）。
实验步骤：1. 确定全加器的真值表，包括输入信号和输出结果的对应关系。
例如，输入信号为A、B和进位Cin，输出结果为和S和进位Cout；2. 根据真值表，设计并搭建全加器电路，使用逻辑门集成电路进行布线；3. 使用电路仿真软件进行仿真验证，输入不同的二进制数值，观察输出结果是否符合预期；4. 如有需要，使用示波器观察电路的工作波形，以进一步验证电路的性能。
实验结果与分析：通过实验，我们成功地实现了一位全加器电路，并验证了其功能和性能。
输入不同的二进制数值，我们观察到输出结果与真值表相符，表明电路的逻辑运算正确。
同时，我们还观察到了电路的工作波形，进一步确认了电路的稳定性和响应速度。
结论：本次实验中，我们学习并实现了一位全加器电路，通过实验验证了其功能和性能。
全加器作为数字电路中常见的逻辑电路，具有重要的应用价值。
在实际应用中，全加器可以被组合成更复杂的电路，用于实现多位二进制加法运算。
通过本次实验，我们不仅掌握了全加器的设计和实现方法，还对数字电路的原理和工作方式有了更深入的了解。
展望：在今后的学习和研究中，我们可以进一步深入研究全加器电路的性能优化和扩展。
例如，可以通过引入更高级的逻辑门集成电路，减少电路的延迟和功耗，提高电路的工作速度和效率。
此外，还可以研究全加器电路在其他领域的应用，如计算机算术单元、密码学等。
通过不断的学习和实践，我们将能够更好地理解和应用数字电路中的全加器。
实验二 一位全加器实验
实验二一位全加器实验【实验环境】1. Windows 2000 或 Windows XP2. QuartusII、GW48-PK2或DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】1、熟悉原理图和VHDL语言的编写。
2、验证全加器功能。
【实验原理】设计一个一位全加器，能完成两个二进制位的加法操作，考虑每种情况下的进位信号，完成8组数据的操作。
【实验步骤】1.1建立工程项目1.1.1 启动QuartusⅡ1.1.3 原理图设计新建项目后，就可以绘制原理图程序了。
下面以一位全加器如图1-12所示为例，讲解原理图的编辑输入的方法与具体步骤。
图1-12 一位全加器原理图（1）执行菜单“File”→“New…”，或在工具栏中单击图标，弹出如图1-13所示的“New”对话框。
在此对话框的“Design Files”项中选择“Block Diagram/Schematic File”，在单击“OK”按钮，QuartusⅡ10.0的主窗口进入如图1-14所示的原理图工作环境界面。
图1-13 “New”对话框（2）在如图1-14所示的原理图工作环境界面中单击图标或在原理图编辑区的空白处双击鼠标或在原理图编辑区的空白处右键单击在弹出的菜单中选择“Insert”中的任意一个，弹出如图1-15所示的元件输入对话框，在“Name”栏中直接输入所需元件名或在“Libraries: ”的相关库中找到合适的元件，再单击“OK”按钮，然后在原理图编辑区中单击鼠标左键，即可将元件调入原理图编辑区中。
为了输入如图1-12所示的原理图，应分别调入and2、xor2、or3、input、output。
对于相同的器件，可通过复制来完成。
例如3个and2门，器操作方法是，调入一个and2门后，在该器件上单击鼠标右键，在弹出的菜单中选择“Copy”命令将其复制，然后在合适的位置上右键，在弹出的菜单中选择“Paste”命令将其粘帖即可。
EDA实验报告二(一位全加器的设计)
实验二：一位全加器的设计一、实验目的1、了解和学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握全加器的设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC机，操作系统为Windows7，本课程所用系统均为Windows7（下同），Quartus II 7.2设计平台。
三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。
2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。
2、文本输入，在文本中输入如下程序代码：library ieee;use ieee.std_logic_1164.all;ENTITY xor31 isport (a,b,cin:in std_logic;sum:out std_logic);end xor31;ARCHITECTURE d1 OF xor31 isbeginsum<=a xor b xor cin;end d1;library ieee;use ieee.std_logic_1164.all;ENTITY and21 isport (a,b:in std_logic;c:out std_logic);end and21;ARCHITECTURE d2 OF and21 isbeginc<=a and b;end d2;library ieee;use ieee.std_logic_1164.all; ENTITY or31 isport (s1,s2,s3:in std_logic;y:out std_logic);end or31;ARCHITECTURE d3 OF or31 isbeginy<=s1 or s2 or s3;end d3;library ieee;use ieee.std_logic_1164.all; ENTITY f_adder1 isport (a,b,cin:in std_logic;cout,sum:out std_logic); end f_adder1;ARCHITECTURE bhv OF f_adder1 iscomponent and21 isport(a,b:in std_logic;c:out std_logic);end component;component xor31 isport(a,b,cin:in std_logic;sum:out std_logic);end component;component or31 isport(s1,s2,s3:in std_logic;y:out std_logic);end component;signal s1,s2,s3:std_logic;beginu1:xor31 port map(a,b,cin,sum); u2:and21 port map(a,b,s1);u3:and21 port map(b,cin,s2);u4:and21 port map(a,cin,s3);u5:or31 port map(s1,s2,s3,cout); end bhv;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。
一位全加器半加器的实验报告
一、实验原理
全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。
该电路有3个输出变量，分别是两个加数Ai，Bi和一个低进位Ci—-1,2个输出变量。
分别是本位Si和向高进位Ci。
二、实验过程
1，使用中小规模集成电路来设计组合电路是最常见的逻辑电路。
根据设计任务的要求建立输入，输出变量，并列出真值表。
2设计步骤，
1）根据题意列出真值表，再填入卡诺图。
2）由卡诺图得出逻辑表达式，并演化成“与非”的形式
3）根据逻辑表达式画出用“与非门”构成的逻辑电路
4）用实验验证逻辑功能
在实验装置适当位置选定3个14插座，按照集成块定位标记插好集成块74LS20
按图接好，输入端至逻辑开关。
实验提示：
对于非门而言，如果一个与门中的一条或几条如入引脚不被使用，则需将他们接高电平，如果一个与门不被使用，则需将此与门的至少一条输入引脚接低电平。
三、实验数据
半加器功能测试
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1 全加器功能测试
A i
B i
C i S i C i+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 00 1
1 1 1 0 1
四、实验所得
学会了全加器，半加器的接法，从原理上懂得了选择器的使用方法。
计算机实验报告---一位全加器
计算机实验报告
一位全加器
系别烟大软件工程
专业班级计093-2
学生姓名李维隆
学生学号200925503223
指导教师潘庆先
一位全加器
一、实验目的
用门电路设计一个一位二进制全加器。
二、实验仪器
ExpEXPERT SYSTEM软件、ispLSI1032E--70LJ84仪器
三、实验原理
四、实验步骤
1.启动后，选择“new project……”新建工程，然后选择器件ispLSI1032E--70LJ84。
2.选择“New source……”并选择“Schematic”建立原理图，并添加好器件，进行引脚锁定。
3.对工程进行编译、连接，通过后进行烧录。
4.观察实验的结果是否正确。
五、心得体会
通过这次试验，使我加深了对计算机组成原理的兴趣，并且更清楚的了解了底层电路的工作方式，加深了印象。
FPGA一位全加器设计实验报告
题目：1位全加器的设计一．实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验硬件平台的使用；3.掌握利用层次结构描述法设计电路。
二．实验原理由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。
三．实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6；2.新建Verilog语言文件，输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;Endmodule3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性。
其初始值、功能仿真波形和时序仿真波形分别如下所示4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建半加器模块；5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。
并将输入ain,bin,cin连接到FPGA的输出端，便于观察。
完成后另保存full_adder。
电路图如下6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。
其初始值、功能仿真波形和时序仿真波形分别如下所示7.下载采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。
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实验题目
实验报告正文一律使用A4打印纸打印或手写，页眉上标明“《XXXX》课程实验”字样。
页面设置上边距2.5cm，下边距2 cm，右边距2 cm（左装订），多倍行距1.25倍。
正文用宋体5号字，页眉和页脚同宋体小5号字并居中。
1、实验内容
用MAX+plus II 10.1设计一位全加器
2、实验目的与要求
设计一位全加器，并且熟悉MAX+plus II 10.1使用环境。
3、实验环境
MAX+plus II 10.1
4、设计思路分析（包括需求分析、整体设计思路、概要设计）
用两个半加器和一个或门，设计一位全加器。
5、详细设计
一位全加器可以用两个半加器和一个或门连接而成，半加器由一个与门，一个非门，同或门来实现。
在MAX+plus II 10.1环境操作步骤如下：
1、半加器的设计
2、全加器的设计
3、分配管脚
4、编译
5、仿真
6、下载
7、观察结果
6、实验结果与分析
半加器原理图
半加器波形图
全加器原理图
全加器波形图
7、实验体会与建议
通过这次实验课的学习，我学会了MAX+plus 的使用。
了解了半加器和全加器的设计原理和在MAX+plus中的实现方法。
在操作过程中虽然遇到了很多的困难，但在同学的帮助下都克服了。
同学的帮助在学习的过程中是很重要的。