数字IC设计笔试面试经典100题
IC笔试面试题目
IC笔试面试题目集合1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPG等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路3、基尔霍夫定律的内容是什么？（仕兰微电子）基尔霍夫定律（Kirchhoff Law）基尔霍夫电流定律（KCL）：对任一集总参数电路中的任一节点，在任一瞬间，流出该节点的所有电流的代数和恒为零。
基尔霍夫电压定律（KVL）：对任一集总参数电路中的任一回路，在任一瞬间，沿此回路的各段电压的代数和恒为零。
4、平板电容公式C=εS/4πkd5、三极管曲线特性。
（未知）6、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）反馈是将放大器输出信号(电压或电流)的一部分或全部,回授到放大器输入端与输入信号进行比较(相加或相减),并用比较所得的有效输入信号去控制输出,这就是放大器的反馈过程.凡是回授到放大器输入端的反馈信号起加强输入原输入信号的,使输入信号增加的称正反馈.反之则反.按其电路结构又分为:电流反馈电路和电压反馈电路.正反馈电路多应用在电子振荡电路上,而负反馈电路则多应用在各种高低频放大电路上.因应用较广,所以我们在这里就负反馈电路加以论述.负反馈对放大器性能有四种影响: 1.负反馈能提高放大器增益的稳定性. （温度稳定性）2.负反馈能使放大器的通频带展宽. 3.负反馈能减少放大器的失真. 4.负反馈能提高放大器的信噪比. 5.负反馈对放大器的输出输入电阻有影响。
IC设计基础笔试面试常见题目(含详细答案)
EE 笔试/面试题目集合分类--IC 设计基础模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）（1）基尔霍夫电流定律，简记为KCL ，是电流的连续性在集总参数电路上的体现，其物理背景是电荷守恒公理。
基尔霍夫电流定律是确定电路中任意节点处各支路电流之间关系的定律，因此又称为节点电流定律，它的内容为：在任一瞬时，流向某一结点的电流之和恒等于由该结点流出的电流之和；在列写节点电流方程时，各电流变量前的正、负号取决于各电流的参考方向对该节点的关系（是“流入”还是“流出”）；而各电流值的正、负则反映了该电流的实际方向与参考方向的关系（是相同还是相反）。
通常规定，对参考方向背离（流出）节点的电流取正号，而对参考方向指向（流入）节点的电流取负号。
（2）第二定律又称基尔霍夫电压定律，简记为KVL ，是电场为位场时电位的单值性在集总参数电路上的体现，其物理背景是能量守恒公理。
基尔霍夫电压定律是确定电路中任意回路内各电压之间关系的定律，因此又称为回路电压定律，它的内容为：在任一瞬间，沿电路中的任一回路绕行一周，在该回路上电动势之和恒等于各电阻上的电压降之和；KVL 定律是描述电路中组成任一回路上各支路（或各元件）电压之间的约束关系，沿选定的回路方向绕行所经过的电路电位的升高之和等于电路电位的下降之和2、平板电容公式(C=εS/4πkd)。
4r o r SS SC ddkdξξξξπ===， 其中，14o kξπ=为真空中的介电常数；r ξ为相对介电常数；S 为平行板的面积； d 为平行板之间的距离；3、最基本的三极管曲线特性。
4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）负反馈种类：（电压并联反馈（shunt-shunt feedback），电流串联反馈（series-series feedback），电压串联反馈（series-shunt feedback）和电流并联反馈（shunt-series feedback）；负反馈的优点：4.1降低放大器的增益灵敏度，因此广泛应用在放大器的设计中（amplifier design）；4.2改变输入电阻和输出电阻；4.3改善放大器的线性和非线性失真，因此高质音频放大器通常在power output stage采用负反馈；4.4有效地扩展放大器的通频带，因此负反馈广泛应用在broadband amplifiers中。
IC设计面试笔试题目
IC设计面试笔试题目集合分类笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
IC类面试题
IC类面试题IC类面试题一、基础知识部分1. 什么是集成电路（Integrated Circuit），它的优点和应用范围是什么？2. 请解释什么是半导体（Semiconductor），以及半导体材料的特点。
3. 请简要介绍一下半导体器件（如二极管、三极管）的结构、工作原理和应用。
4. 请解释什么是超大规模集成电路（VLSI），以及它的特点和应用范围。
5. 什么是数字集成电路（Digital Integrated Circuit）和模拟集成电路（Analog Integrated Circuit）？请列举它们各自的应用领域。
6. 请简要介绍一下有源器件（如场效应管、双极型晶体管）和无源器件（如电阻、电容、电感）的基本原理和应用。
二、设计能力部分1. 请设计一个简单的二极管整流电路，并解释它的工作原理和应用。
2. 如何设计一个简单的数字电路，将一个四位二进制数转换为十进制数？3. 请设计一个模拟滤波电路，用于去除输入信号中的高频噪声。
4. 如何设计一个集成电路，实现一个温度控制系统？请简要描述设计思路。
5. 请设计一个数字信号处理电路，能够实现输入数据的快速傅里叶变换。
6. 如何设计一个功率放大器电路，实现对输入信号的放大和输出？三、实践能力部分1. 请解释什么是电子设计自动化工具（Electronic Design Automation，简称EDA），并介绍一种常用的EDA工具。
2. 请介绍一种常用的半导体器件制造工艺，并谈谈其优缺点。
3. 请介绍一种常用的可编程逻辑器件（Programmable Logic Device，简称PLD），并解释它的工作原理和应用。
4. 请列举一些常见的集成电路封装形式，并解释它们的特点和应用场景。
5. 请介绍一种常用的模拟集成电路设计方法，以及一种常用的数字集成电路设计方法。
四、综合能力部分1. 在集成电路设计中，如何确定适当的工艺尺寸和电路结构，以实现设计要求？2. 在集成电路设计和制造中，如何解决功耗、发热和可靠性等问题？3. 在开发一个集成电路产品时，您认为最重要的是什么，为什么？4. 请谈谈您对未来集成电路技术发展的看法，以及您认为可能面临的挑战和机遇。
ic笔试题目汇总
数字IC设计工程师笔试面试经典100题1：什么就是同步逻辑与异步逻辑？同步逻辑就是时钟之间有固定得因果关系。
异步逻辑就是各时钟之间没有固定得因果关系。
同步时序逻辑电路得特点：各触发器得时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路得状态才能改变。
改变后得状态将一直保持到下一个时钟脉冲得到来，此时无论外部输入 x 有无变化，状态表中得每个状态都就是稳定得。
异步时序逻辑电路得特点：电路中除可以使用带时钟得触发器外，还可以使用不带时钟得触发器与延迟元件作为存储元件，电路中没有统一得时钟，电路状态得改变由外部输入得变化直接引起。
2：同步电路与异步电路得区别：同步电路：存储电路中所有触发器得时钟输入端都接同一个时钟脉冲源，因而所有触发器得状态得变化都与所加得时钟脉冲信号同步。
异步电路：电路没有统一得时钟，有些触发器得时钟输入端与时钟脉冲源相连，只有这些触发器得状态变化与时钟脉冲同步，而其她得触发器得状态变化不与时钟脉冲同步。
3：时序设计得实质：时序设计得实质就就是满足每一个触发器得建立/保持时间得要求。
4：建立时间与保持时间得概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端得数据必须保持不变得最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端得数据必须保持不变得最小时间。
5：为什么触发器要满足建立时间与保持时间？因为触发器内部数据得形成就是需要一定得时间得，如果不满足建立与保持时间，触发器将进入亚稳态，进入亚稳态后触发器得输出将不稳定，在0与1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后得值并不一定就是您得输入值。
这就就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生得亚稳态传播到后面逻辑中，导致亚稳态得传播。
（比较容易理解得方式）换个方式理解：需要建立时间就是因为触发器得D端像一个锁存器在接受数据，为了稳定得设置前级门得状态需要一段稳定时间；需要保持时间就是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
数字IC类笔试面试题
威盛logic design engineer考题1。
一个二路选择器，构成一个4路选择器，满足真值表要求、2。
已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺3。
一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念，有多少种中断，为什么要有中断，举例6。
这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。
不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题7、解释setup和hold time violation,画图说明,并说明解决办法.17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.18、说说静态、动态时序模拟的优缺点.19、一个四级的Mux,其中第二级信号为关键信号如何改善timing22、卡诺图写出逻辑表达使.23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和28Please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input h as faster response for output rising edge.(less delaytime).30、画出CMOS的图,画出tow-to-one mux gate.45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? (威盛笔试circuit design)（转）VIA数字IC笔试试题1。
IC笔试、面试题库(含答案)
2、FPGA和ASIC的概念，他们的
区别。（未知）
ASIC:专用集成电路，它是面向专门用
途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，
短、交货周期供货的全定制，半定制集成电
路。与门阵列等其它ASIC (Application
Specific IC)相比，它们又具有设计开发周期
量产的电子产品。
14
熔丝型开关
PLICE（可编程逻辑互连电路单元）
熔丝断开为1
01
A1 A 0
0 0
0 1
1 0
1 1
1
0
10 00 00 1
0
Y1
0
0
0
1
Y2 Y3 Y4
0 0 0
0 0 1
1 0 0
0 0 1
十进制
0
1
4
9
用高压将PLICE
介质击穿。
反熔丝型开关
15
在反熔丝PROM中，各连接点放的不是熔丝，而
单片微型计算机(Single Chip
Microcomputer)，是指随着大规模集成
电路的出现及其发展，将计算机的
CPU、RAM、ROM、定时数器和多种
I/O接口集成在一片芯片上，形成芯片
级的计算机。
4
设计方法上从CISC结构演变到RISC结构
通常将采用英特尔处理器的服务器称为
IA (Intel Architecture)架构服务器，由于
Logic
0.35/0.3µm 3.3V/5V
Mix Mode
NVM
Hi-Voltage
CIS
Rtn
0.15µm
数字IC后端笔试面试题库(附知识星球活动)
1. 简述数字IC设计流程2. 阐述下数字后端如何选择工艺节点（process node），如何选择metal stack(比如是选用1P7M还是1P8M)?3. 如何做好floorplan?大概阐述下做floorplan的步骤？如何qualify floorplan?4. 当design中memory特别多，多到已经无法全部摆放在boundary的周围，请问是否可以把memory摆放在core区域，为什么？这样做的利弊分别是什么？5. 如何规划powerplan?衡量powerplan好坏的指标有哪些？6. 影响标准单元延迟的因素有哪些？net delay是否可以为负值？为什么？如果可以为负值，请解释原因。
7. 请阐述placement这个步骤的作用，干什么的？placement这步包含哪些子步骤？8. 在placement阶段，针对时钟clock和reset等信号，是否需要额外特殊处理？为什么？9. placement后，如果发现timing violation比较大，应该如何debug？应该从哪些方面着手分析？10. placement阶段优化timing的方法，策略有哪些？11. 如何qualify一个placement结果？12. placement阶段是否需要设置clock uncertainty?如果需要，应该设多少值？13. 何为congestion？如果design中有比较严重的congestion，应该如何处理？14. 阐述下时钟树综合（clock tree synthesis）的作用？为何要做时钟树综合？15. 时钟树上clock inverter或者buffer的类型应该如何确定？是否可以用clock buffer来长tree？16. 要想让工具长好某段tree，应该告诉工具哪些要素？如何qualify一段clock tree?17. Clock tree latency 和clock skew哪个更重要？18. Clock tree太长有何坏处？clock skew较大有何利弊？19. cts之后clock skew是有哪些部分组成？cto后的clock skew值和cts 后的clock skew值有何不一样？20. 对于一个时钟结构比较复杂的设计，给你一个placement的constraint，你能否编写出时钟树约束文件（并非是指定clock inverter类型，max transition值等）？详述下你是如何分析设计的时钟结构的？21. cts后如何分析时钟树是否合理？22. 给定一个timing report，要求判断这条path是setup还是hold的timing report? 要求判断当前的report是什么阶段的report?分析该条path 是否有异常（比如某个delay值比较大等等）？23. 阐述下clock inter-balance是干什么用的？分析其存在的合理性。
IC设计基础笔试面试常见题目(含详细答案)
3、最基本的三极管曲线特性。
4、描述反馈电路的概念，列举他们的应用。 （仕兰微电子） 负反馈种类： （电压并联反馈（ shunt-shunt feedback ） ，电流串联反馈（series-series feedback ） ，电压串联反馈 （series-shunt feedback）和电流并联反馈（shunt-series feedback） ； 负反馈的优点： 4.1 降低放大器的增益灵敏度，因此广泛应用在放大器的设计中（amplifier design） ； 4.2 改变输入电阻和输出电阻； 4.3 改善放大器的线性和非线性失真，因此高质音频放大器通常在 power output stage 采用负反馈； 4.4 有效地扩展放大器的通频带，因此负反馈广泛应用在 broadband amplifiers 中。
关于阻容耦合放大电路阻容耦合放大电路的频带宽度是指上限截至频率与下限截至频率之差阻容耦合放大电路的上限截止频率是指随着频率升高使放大倍数下降到原来的0707倍即3db时的频率阻容耦合放大电路的下限截止频率是指随着频率降低使放大倍数下降到原来的0707倍即3db时的频率
EE 笔试/面试题目集合分类--IC 设计基础
（体效应进一步减小了输入阻抗）
在 RD 较小时输入阻抗为： Z in 共栅极相当于一个电流 buffer 共栅极中，
Cgd 不会在输入-输出产生高频反馈，因此带宽较大；
9.4 共源共栅级放大电路
输出阻抗高： Z out
gm 2 ro 2 ro1 ，容易实现高的本证增益
因为共源共栅具有高的输出阻抗，一种普遍应用是很定电流源。 缺点：M2 叠加在 M1 上导致需要额外的电压余度，输出电压摆幅减小。 三种基本放大电路的对比总结： 相位关系：CS 反相；CG、CD 同相； 放大倍数：CS、CG 较大，CD 小于且接近于 1；
IC设计基础笔试面试常见题目(含详细答案)
EE 笔试/面试题目集合分类--IC 设计基础模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）（1）基尔霍夫电流定律，简记为KCL ，是电流的连续性在集总参数电路上的体现，其物理背景是电荷守恒公理。
基尔霍夫电流定律是确定电路中任意节点处各支路电流之间关系的定律，因此又称为节点电流定律，它的内容为：在任一瞬时，流向某一结点的电流之和恒等于由该结点流出的电流之和；在列写节点电流方程时，各电流变量前的正、负号取决于各电流的参考方向对该节点的关系（是“流入”还是“流出”）；而各电流值的正、负则反映了该电流的实际方向与参考方向的关系（是相同还是相反）。
通常规定，对参考方向背离（流出）节点的电流取正号，而对参考方向指向（流入）节点的电流取负号。
（2）第二定律又称基尔霍夫电压定律，简记为KVL ，是电场为位场时电位的单值性在集总参数电路上的体现，其物理背景是能量守恒公理。
基尔霍夫电压定律是确定电路中任意回路内各电压之间关系的定律，因此又称为回路电压定律，它的内容为：在任一瞬间，沿电路中的任一回路绕行一周，在该回路上电动势之和恒等于各电阻上的电压降之和；KVL 定律是描述电路中组成任一回路上各支路（或各元件）电压之间的约束关系，沿选定的回路方向绕行所经过的电路电位的升高之和等于电路电位的下降之和2、平板电容公式(C=εS/4πkd)。
4r o r SS SC ddkdξξξξπ===， 其中，14o kξπ=为真空中的介电常数；r ξ为相对介电常数；S 为平行板的面积； d 为平行板之间的距离；3、最基本的三极管曲线特性。
4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）负反馈种类：（电压并联反馈（shunt-shunt feedback），电流串联反馈（series-series feedback），电压串联反馈（series-shunt feedback）和电流并联反馈（shunt-series feedback）；负反馈的优点：4.1降低放大器的增益灵敏度，因此广泛应用在放大器的设计中（amplifier design）；4.2改变输入电阻和输出电阻；4.3改善放大器的线性和非线性失真，因此高质音频放大器通常在power output stage采用负反馈；4.4有效地扩展放大器的通频带，因此负反馈广泛应用在broadband amplifiers中。
面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）
面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）第一篇：面试笔试题目 IC设计基础(流程、工艺、版图、器件) IC设计基础（流程、工艺、版图、器件）1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。
（威盛VIA 2003.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。
（威盛）11、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: composer(cadence);viewlogic(viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
常见数字IC面试题目
常用时钟激励信号的产生方法
reg clk_A; initial clk-A = 0; always # (PERIOD/2) clk_A = ~ clk_A;
2007-12-25
2 – 4译码器测试验证程序实例 • 下面是2 – 4译码器和它的测试验证程序。任何 时候只要输入或输出信号的值发生变化，输出 信号的值都会被显示输出。
2007-12-25
确定值序列产生方法-initial语句非阻塞赋值语句
• 如果使用绝对时延，可用 带有语句内时延的非阻塞 性过程性赋值，例如， initial begin Reset <= 0; Reset <= #100 1; Reset <= #180 0; Reset <= #210 1; end • 这三个initial语句产生的波 形与图11 - 1中所示的波 形一致。
2007-12-25
常见公司数字IC设计招聘－题目(计数器)
1,用filp-flop和logic-gate设计一个1位加法
器，输入carryin和current-stage，输出 carryout和next-stage. 2,用D触发器做个4进制的计数。（华为） 3,实现N位Johnson Counter,N=5。（南山之 桥） 4,用你熟悉的设计方式设计一个可预置初值 的7进制循环计数器，15进制的呢？（仕兰 微电子） 5,用VERILOG或VHDL写一段代码，实现10 进制计数器。 2007-12-25
2007-12-25
总结:常见输入波形产生
• 通常需要两类波形。一类是具有重复模式的波 形，例如时钟波形，另一类是一组确定值的波 形。 • 有两种产生激励值的主要方法： • 1) 产生波形，并在确定的离散时间间隔加载激 励。 • 2) 根据模块状态产生激励，即根据模块的输出 响应产生激励。
数字ic设计笔试题
数字ic设计笔试题
数字IC设计是集成电路设计的一个重要领域，涉及到数字电路的设计、验证和实现。
数字IC设计笔试题通常涉及到数字电路的基本原理、逻辑设计、Verilog/VHDL编程、时序分析等方面的知识。
下面我将从这些方面为你回答数字IC设计笔试题。
1. 数字电路的基本原理，数字IC设计的基础是数字电路的基本原理，包括布尔代数、逻辑门、触发器、计数器等。
笔试题可能涉及到这些基本原理的应用和分析，例如逻辑门的组合与时序电路设计、计数器的设计和应用等。
2. 逻辑设计，逻辑设计是数字IC设计的核心内容，包括组合逻辑和时序逻辑设计。
笔试题可能涉及到逻辑方程式的化简、逻辑门的选择和优化、多路选择器和编码器的设计等。
3. Verilog/VHDL编程，Verilog和VHDL是数字IC设计中常用的硬件描述语言，用于描述数字电路的行为和结构。
笔试题可能涉及到Verilog/VHDL的语法、模块化设计、状态机的描述等。
4. 时序分析，时序分析是数字IC设计中重要的一环，用于分
析电路的时序性能和稳定性。
笔试题可能涉及到时钟周期的估算、时序违规的分析和修复、时序约束的设置等。
5. 验证和实现，数字IC设计的验证和实现是设计流程中的关键环节，包括仿真验证、综合和布局布线。
笔试题可能涉及到仿真测试用例的编写、综合优化和布局布线的原理等。
综上所述，数字IC设计笔试题涉及到的内容非常广泛，需要考生具备扎实的数字电路基础知识、Verilog/VHDL编程能力和时序分析能力。
希望以上回答能够帮助你更全面地了解数字IC设计笔试题的内容。
数字芯片设计面试题
数字芯片设计面试题
数字芯片设计是一个复杂且专业的领域，因此面试过程中可能会涵盖广泛的主题。
以下是一些可能出现的问题：
1. 基础知识问题：请解释一下数字电路和逻辑门的工作原理。
2. 设计问题：请设计一个简单的加法器电路。
3. 编程和EDA工具问题：请描述一下您在使用Verilog或VHDL编程时的经验。
您使用过哪些EDA工具？
4. 集成电路设计流程问题：请解释集成电路设计流程，包括电路设计、功能仿真、布局与布线等步骤。
5. 数字系统设计问题：请设计一个简单的处理器或微控制器，并解释其各个部分的功能。
6. 性能和功耗问题：如何平衡芯片的性能和功耗？
7. 故障排除和测试问题：请描述您在解决数字芯片设计中的问题时所采取的策略。
8. 团队协作和沟通问题：在您的项目中，您是如何与团队成员和其他利益相关者沟通的？
9. 行业趋势和未来发展问题：您对数字芯片设计的未来趋势有何看法？
10. 实际项目问题：请描述一下您曾经设计过的数字芯片项目，包括设计目标、实现过程和结果。
以上是一些可能的面试问题，但并不是全部。
具体的面试问题会根据面试官的要求和应聘者的经验、技能水平而有所不同。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
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- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？这也是一个异步电路同步化的问题。
亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。
使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。
两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。
同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。
最保险的脉冲宽度是两倍同步时钟周期。
所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。
7：系统最高速度计算（最快时钟频率）和流水线设计思想：同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。
假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。
假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin =Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax =1/Tmin。
FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。
因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。
由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。
故只有缩短最长延时路径，才能提高电路的工作频率。
可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。
这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。
注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
8：时序约束的概念和基本策略？时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。
通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。
附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。
附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。
附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
9：附加约束的作用？1：提高设计的工作频率（减少了逻辑和布线延时）；2：获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3：指定FPGA/CPLD的电气标准和引脚位置。
10：FPGA设计工程师努力的方向：SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。
芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。
另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低，据说altera、xilinx 都在根据自己的芯片特点整理如何降低功耗的文档。
高速串行IO的应用，也丰富了FPGA 的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。
11：对于多位的异步信号如何进行同步？对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2：特殊的具体应用电路结构,根据应用的不同而不同；3：异步FIFO。
（最常用的缓存单元是DPRAM）12：FPGA和CPLD的区别？CPLD FPGA内部结构 Product term（基于乘积项）Look up Table（基于查找表）程序存储内部EEPROM/FLASH SRAM，外挂EEPROM资源类型组合逻辑资源丰富时序逻辑资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快？？其他资源－PLL、RAM和乘法器等保密性可加密一般不能保密13：锁存器（latch）和触发器（flip-flop）区别？电平敏感的存储器件称为锁存器。
可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。
分为上升沿触发和下降沿触发。
可以认为是两个不同电平敏感的锁存器串连而成。
前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
14：FPGA芯片内有哪两种存储器资源？FPGA芯片内有两种存储器资源：一种叫BLOCK RAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）。
BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。
但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
15：什么是时钟抖动？时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。
它是一个平均值为0的平均变量。
16：FPGA设计中对时钟的使用？（例如分频等）FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。
需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。
一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL 或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。
17：FPGA设计中如何实现同步时序电路的延时？首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。
在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
18：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？三种资源：BLOCK RAM，触发器（FF），查找表（LUT）；注意事项：1：在生成RAM等存储单元时，应该首选BLOCK RAM 资源；其原因有二：第一：使用BLOCK RAM等资源，可以节约更多的FF和4-LUT等底层可编程单元。
使用BLOCK RAM 可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；第二：BLOCK RAM 是一种可以配置的硬件结构，其可靠性和速度与用LUT和REGISTER构建的存储器更有优势。
2：弄清FPGA的硬件结构，合理使用BLOCK RAM资源；3：分析BLOCK RAM容量，高效使用BLOCK RAM资源；4：分布式RAM资源（DISTRIBUTE RAM）19：Xilinx中与全局时钟资源和DLL相关的硬件原语：常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。