PCI内核源代码说明

PCI从设备代码说明：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity pcislave is port( //PCI接口说明

//CLK：33M PCI 时钟；

//RST ： PCI 复位，低有效；

// IDSEL ： PCI 配置空间选择，高有效；

// FRAME ：PCI 祯周期开始，低有效；

// IRDY ： PCI主设备准备好，低有效；

clk,rst,idsel,frame,irdy : in std_logic;

// TRDY ： PCI目标设备准备好，低有效；

// DEVSEL ：PCI目标设备选择，低有效；

// STOP ： PCI目标设备停止，低有效；

trdy,devsel,stop : inout std_logic;

// PCI 效验输出使能，高有效；

paren1 : out std_logic;

// DATA RD OUT ：局部总线读输出信号，高有效；

// DATA WR ：局部总线写输出信号，高有效；

// DMASEL ：DMA允许，高有效；

data_rd_out,data_wr,dmasel : out std_logic;

// IOSEL : IO空间选择输出，高有效；

// MEMSEL ：内存空间选择输出，高有效；

iosel,memsel : buffer std_logic;

// EXT ADD ：局部总线地址译码输出，IO空间只用（7 到0）

ext_add : out std_logic_vector(21 downto 0);

// CBE ：PCI命令及字节输入

cbe : in std_logic_vector(3 downto 0);

// AD ： PCI地址及数据复用信号

ad : inout std_logic_vector(31 downto 0));

end pcislave;

architecture beha of pcislave is

// 目标读状态机

type slaverdst is (idle1,dev_st1,rdst1,rdst2,rdst3,rdst4,rdstopst,ctst1);

//目标写状态机

type slavewrst is (idle2,dev_st2,wrst1,wrst2,wrst3,wrst4,wrstopst,ctst2);

signal pre_state1,nxt_state1 : slaverdst;

signal pre_state2,nxt_state2 : slavewrst;

// PCI配置空间定义：

// PCI ID号定义

constant id : std_logic_vector(31 downto 0) :="01000010010110000001000100000000"; // PCI 设备类型定义

constant clss : std_logic_vector(31 downto 0) :="00000100000000000000000000000000";

//PCI 编程接口类型定义：

constant ht : std_logic_vector(31 downto 0) :="00000000000000000010000000000000";

//PCI 保留空间定义，全‘0’

constant res : std_logic_vector(31 downto 0) :="00000000000000000000000000000000";

//PCI 保留地址译码，全‘0’

constant base : std_logic_vector(31 downto 0) :="00000000000000000000000000000000"; signal add,basereg1,basereg0,wrreg,intreg,stc,dqreg : std_logic_vector(31 downto 0);

signal cmd : std_logic_vector(3 downto 0);

signal st_clr,st_clr1,io_sel,iordsel,iowrsel,memrdsel,memwrsel,membase0_sel : std_logic; signal iobase0_sel,ioen,memen,io_rd_sel,io_wr_sel,mem_rd_sel,mem_wr_sel,cfg_sel : std_logic; signal rdsel,wrsel,dev_sel,cfg_rd_sel,cfg_wr_sel,devid,statecmd,classcd,hdtp : std_logic;

signal base0,base1,base2,base3,base4,base5,res1,res2,res3,res4,res5,int_sel : std_logic;

signal cfgwr,cfgwr1,data_out,data_out1,spar_en : std_logic;

begin

con_st : process(clk,rst)

begin //PCI目标命令及地址锁存

if rst='0' then add<=(others=>'0');cmd<=(others=>'0');

elsif rising_edge(clk) then

if (frame='0' and irdy='1' and trdy='1' and devsel='1' and stop='1')

then cmd<=cbe;add<=ad;end if;

end if;

// PCI IO及内存空间访问锁存

if (rst='0' or st_clr='1') then io_sel<='0';

elsif rising_edge(clk) then

if (frame='0' and irdy='1' and trdy='1' and devsel='1' and stop='1')

then io_sel<='1';

else io_sel<='0';end if;

end if;

// PCI IO命令译码

if cmd="0010" then iordsel<='1';

else iordsel<='0';

end if;

if cmd="0011" then iowrsel<='1';

else iowrsel<='0';

end if;

//PCI内存命令译码

if cmd="0110" then memrdsel<='1';

else memrdsel<='0';

end if;

if cmd="0111" then memwrsel<='1';

else memwrsel<='0';

end if;