EDA电子钟实验报告
EDA实验报告(时钟)
巢湖学院EDA实验报告数字时钟的设计报告学校：巢湖学院系别：物理与电子科学系专业：电子科学与技术班级：07电子科学与技术学号：07036037姓名：汪振新指导老师：常红霞2009-12-10摘要：根据系统设计的要求，系统设计采用自顶向下的设计方法，可以将该系统中的各功能模块细分为：秒计数模块、分计数模块、小时计数模块、报时模块、时间设置模块和译码显示模块六个部分。
具有清零、校时、校分等功能。
关键字：VHDL MAX+PLUS软件七段共阴数码管设计校时系统整体GDF图标文件截图目录一设计目的 (4)二设计要求 (4)三系统整体构架 (4)四各模块程序设计 (5)五系统模块的编译、仿真及调试 (14)六系统模块的整合 (18)七系统硬件介绍 (19)八系统实验过程 (20)九实验总结 (21)十参考文献 (21)一：设计目的1、数字时序逻辑电路综合应用。
2、学习喇叭的驱动方法。
3、学习CPLD/FPGA的层次化设计方法。
二：设计要求具有时、分、秒计数显示功能，以24小时循环计时。
整个计数器具有清零、调分、调时功能，而且在接近整点时间时能提供报时信号。
三：系统整体构架根据系统设计的要求，系统设计采用自顶向下的设计方法，可以将该系统中的各功能模块细分为：秒计数模块、分计数模块、小时计数模块、报时模块、时间设置模块和译码显示模块六个部分。
先使用VHDL语言设计编译将这每个模块制作成图元，然后再使用图形编辑器进行总体的整合，系统的整体组装设计的草图如下：四：各模块程序设计1.秒计数模块VHDL(second.vhd)秒计数模块中是以60进制进行循环的，故需要的秒数据输出应该是7位的，但是为了方便随后的调整时间模块设计，秒输出数据用8位二进制表示，其中低四位用于秒的低位，而高四位作为秒的高位。
另外在该模块下的程序由于考虑到系统功能中调整时钟和分钟的要求，故要在秒计数模块中另外加入复位信号（reset）以及分钟设置信号(setmin)。
EDA课程设计报告(电子钟VHDL 设计)
EDA课程设计报告（电子钟VHDL 设计）作者：dang168 时间：2008-10-05E D A课程设计报告-----电子钟VHDL 设计一设计要求设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间.二.实验目的1. 掌握多位计数器相连的设计方法。
2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。
3. 掌握CPLD技术的层次化设计方法。
4. 了解软件的元件管理含义以及模块元件之间的连接概念。
5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。
6. 培养独立分析问题，解决问题的能力。
三．硬件要求1．8位8段扫描共阴极数码显示管。
2. 三个按键开关（清零，调小时，调分钟）。
四．设计原理数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。
它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。
因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。
将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用24进制计数器，可实现对一天24小时的累计。
译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。
通过六位ＬＥＤ七段显示器显示出来。
校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。
在同一ＣＰＬＤ芯片口集成如下电路模块：１．电子钟计数采用层次化设计，将设计任务分成若干个模块。
规定每一模块的功能和各模块之间的接口。
（１）ｓｅｃｏｎｄ（秒） ６０进制ＢＣＤ码计数（２）ｍｉｎｕｔｅ（分） ６０进制ＢＣＤ码计数（３）ｈｏｕｒ （时） ２４进制ＢＣＤ码计数（４）ｃｌｏｃｋ ｔｏｐ 顶层设计同时整个计数器有清零，调时，调分功能。
２．端口引脚名称 输入 ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ 输出 ｓｅｃｏｎｄ—ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ，ｈｏｕｒ－ｄａｏｕｔ五．设计原理图逻辑功能图：输入：CLK—时钟脉冲，RESET—复位信号，SETMIN—分加1信号，SETHOUR—秒加1信号输出：SECOND_DAOUT—秒输出，MINUTE_DAOUT—分输出，HOUR_DAOUT—时输出时序仿真：程序主要运用计数器完成，在时钟脉冲的作用下，完成时钟功能，由时序图可以看出每一个时钟脉冲上升沿秒加1，当接收到reset 信号，即reset为高电平，所有计数为零，并重新计数，setmin和sethour可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的时或分加1。
eda多功能数字钟实验报告
eda多功能数字钟实验报告
《EDA多功能数字钟实验报告》
摘要：
本实验通过对EDA多功能数字钟的组装和测试，探索了数字钟的功能和性能。
实验结果表明，EDA多功能数字钟具有精准的时间显示、多种闹铃设置、温度
和湿度监测等功能，是一款实用且性能稳定的数字钟产品。
引言：
数字钟作为现代生活中不可或缺的家居用品，其功能和性能一直备受关注。
本
次实验选择了EDA多功能数字钟作为研究对象，旨在通过对其组装和测试，深
入了解数字钟的各项功能和性能指标。
实验方法：
1. 组装数字钟：按照产品说明书，将数字钟的各个部件进行组装，并确保连接
牢固。
2. 功能测试：测试数字钟的时间显示、闹铃设置、温度和湿度监测等功能。
3. 性能测试：对数字钟的时间精准度、闹铃响铃声音、温度和湿度监测准确度
等进行测试。
实验结果：
1. 时间显示：数字钟的时间显示精准，误差在1秒以内。
2. 闹铃设置：数字钟支持多组闹铃设置，响铃声音清晰、音量适中。
3. 温度和湿度监测：数字钟的温湿度监测准确度高，与实际环境温湿度相符合。
讨论：
通过本次实验，我们发现EDA多功能数字钟具有精准的时间显示、多种闹铃设
置、温度和湿度监测等功能，性能稳定，符合用户对数字钟的基本需求。
同时，数字钟的组装和操作也相对简单，适合家庭使用。
结论：
EDA多功能数字钟是一款实用且性能稳定的数字钟产品，能够满足用户对数字
钟的基本需求。
在未来的生活中，数字钟将继续扮演重要的角色，为人们的生
活提供便利。
致谢：
感谢实验中提供支持和帮助的老师和同学们。
EDA课程设计报告电子钟
EDA课程设计报告电子钟EDA课程设计报告——数字钟设计班级:学号:姓名:一、设计任务设计一台能显示时、分、秒的数字钟。
具体要求如下:（1）由实验箱上的时钟信号经分频产生秒脉冲;（2）计时计数器用24进制计时电路;（3）可手动校时, 能分别进行时、分的校正;（4）整点报时;选做: 可设置闹时功能, 当计时计到预定时间时, 扬声器发出闹铃信号, 闹铃时间为4s, 并可提前终止闹铃。
二、试验目的（1）掌握时十进制、六进制和二十四进制计数器的设计方法。
（2）掌握多位计数器相连的设计方法。
（3）掌握多位共阴极扫描显示数码管的驱动及编码。
三、总体设计方案本数字系统实现数字钟的基本的计时功能, 输入8Hz的时钟, 经过分频产生1Hz的时钟信号, 采用24/12小时制计时, 能显示时、分、秒。
本系统还具有校正功能, 能够进行时分的校时, 当计时器运行到59分59秒开始报时, 另外还能够设定闹钟, 当按下闹铃开关时, 可在规定时间闹铃, 当开关复位时, 闹铃停止。
本数字钟实际上是一个对频率(1Hz)进行计数的计数电路。
由于计数的起始时间不可能与标准时间一致, 故需要在电路上加一个校时电路, 同时分频后的1Hz时间信号必须做到准确稳定。
一般使用石英晶体振荡器电路构成数字钟。
数字钟的基本组成本数字钟的实现可分为以下几个模块:(1) 秒计数模块: 秒计数, 在频率为1Hz的时钟下以60次为循环计数, 并产生进位信号影响分计数;(2) 分计数模块: 分计数, 在秒进位信号为高电平时, 计数一次, 同样以60次为一个循环计数, 同时产生分进位信号影响时计数;(3) 时计数模块: 时计数, 在分进位信号为高电平时, 计数一次, 以24/12次为一个循环计数;(4) 频率产生模块: 产生8Hz的计数频率, 经过分频得到1Hz 频率;(5) 时间显示模块: 数码管经过动态显示, 同时进行一定频率的扫描显示时, 分, 秒。
(6) 时间设置模块: 设置调试使能端, 能够调时, 分, 秒。
EDA课程数字钟设计报告-V1
EDA课程数字钟设计报告-V1数字钟设计报告数字钟设计是EDA（Electronic Design Automation）课程的一项实验任务。
在本次实验中，我们学习了数字电路设计的基本原理和EDA工具的使用方法，并通过数字钟的设计和实现，进一步加深了对数字电路运作的理解和应用能力。
设计原理在数字钟的设计中，我们需要考虑以下几个方面的原理：1.时钟信号发生器时钟信号发生器是数字钟的核心部件，它需要产生一种能够精确计时的信号，来控制其他部件的运作。
我们使用的时钟信号发生器是基于分频电路的原理，通过将高频信号逐步分频，最终得到1Hz的低频信号作为时钟信号。
2.计数器计数器是用于记录时间的关键部件，它需要能够根据时钟信号的变化而自动计数。
我们使用的计数器是基于JK触发器的原理，通过配置不同的触发器状态和逻辑门电路，实现对秒、分、时位数的分别计数。
3.显示器显示器是将计数器的结果通过人们能够理解的形式进行输出的部件，它需要能够清晰、准确地显示时间信息。
我们使用的显示器是基于七段数码管的原理，通过将计数器的结果转换为七段数码管的相应显示状态，实现对时间的显示。
技术实现在技术实现方面，我们使用了EDA工具Xilinx ISE Design Suite来完成数字钟的设计和编程。
通过该工具，我们可以方便地进行原理图绘制、模拟仿真、逻辑设计和HDL编程等过程，最终得到可供FPGA实现的数字钟设计。
具体实现过程如下：1. 通过原理图绘制工具，建立时钟信号发生器、计数器和显示器等部件的原理图，并进行逻辑连接；2. 在模拟仿真工具中，针对不同的输入信号进行仿真测试，检查各个部件的正常运行情况；3. 在HDL编程工具中，编写相应的代码实现数字钟的各项功能，并进行综合和优化；4. 在下载工具中，将编译后的数字钟设计文件下载到FPGA芯片中，完成数字钟的实际实现。
实验结果经过以上的设计和实现，我们最终完成了一款具有完整计数与显示功能的数字钟，能够自动计时、定时报时、清零等各项操作。
电子设计自动化(EDA)_数字时钟程序模块(LED数码管显示)_实验报告
电子设计自动化(EDA)—数字时钟LED数码管显示二、实验内容和实验目的1. 6个数码管动态扫描显示驱动2. 按键模式选择(时\分\秒)与闹钟(时\分)调整控制,3. 用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、闹钟模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。
要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
实验目的: 1）学会看硬件原理图, 2）掌握FPGA硬件开发的基本技能3）培养EDA综合分析、综合设计的能力三、实验步骤、实现方法(或设计思想)及实验结果主要设备: 1）PC机, 2）硬件实验箱, 3）Quartus II软件开发平台。
1．打开Quartus II , 连接实验箱上的相关硬件资源, 如下图1所示。
2．建立新文件, 选择文本类型或原理图类型。
3. 编写程序。
4．编译5. 仿真, 加载程序到芯片, 观察硬件输出结果(数码管显示)6．结果正确则完成。
若结果不正确, 则修改程序, 再编译, 直到正确。
模24计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY count24 ISPORT(clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END count24;ARCHITECTURE arc OF count24 ISSIGNAL a,b:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk,en)BEGINhh<=a;hl<=b;IF(clk'EVENT AND clk='1') THENIF(en='1') THENIF(a="0010" AND b="0011") THENa<="0000";b<="0000";ELSE IF(b="1001") THENa<=a+'1';b<="0000";ELSE b<=b+'1';END IF;END IF;IF(a="0010" AND b="0010") THENcout<='1';ELSE cout<='0';END IF;END IF;END IF;END PROCESS;END arc;模60计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY count60 ISPORT(clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END count60;ARCHITECTURE arc OF count60 ISSIGNAL a,b:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL sout:STD_LOGIC;BEGINPROCESS(clk)BEGINhh<=a; hl<=b;IF(clk'EVENT AND clk='1') THENIF(en='1') THENIF(a="0101" AND b="1001") THENa<="0000";b<="0000";ELSE IF(b="1001") THENa<=a+'1';b<="0000";ELSE b<=b+'1';END IF;END IF;END IF;END IF;END PROCESS;sout<='1' WHEN a="0101" AND b="1001" ELSE '0';cout<=sout AND en;END arc;4-7显示译码模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY segment4to7 ISPORT(s:IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b,c,d,e,f,g:OUT STD_LOGIC);END segment4to7;ARCHITECTURE arc OF segment4to7 IS SIGNAL y:STD_LOGIC_VECTOR(6 DOWNTO 0); BEGINa<= y(6);b<= y(5);c<= y(4);d<= y(3);e<= y(2); f<= y(1);g<= y(0);PROCESS(s)BEGINCASE s ISWHEN "0000"=>y<="1111110"; WHEN "0001"=>y<="0110000"; WHEN "0010"=>y<="1101101"; WHEN "0011"=>y<="1111001"; WHEN "0100"=>y<="0110011"; WHEN "0101"=>y<="1011011"; WHEN "0110"=>y<="1011111"; WHEN "0111"=>y<="1110000"; WHEN "1000"=>y<="1111111"; WHEN "1001"=>y<="1111011"; WHEN OTHERS=>y<="0000000"; END CASE;END PROCESS;END arc;带闹钟控制模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mode_adjust_with_alarm ISPORT (adjust,mode,clk1hz: IN STD_LOGIC;clkh,enh,clkm,enm,clks,enha: OUT STD_LOGIC;clkh_a,clkm_a:OUT STD_LOGIC;mode_ss: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END mode_adjust_with_alarm;ARCHITECTURE arc OF mode_adjust_with_alarm ISTYPE mystate IS (s0,s1,s2,s3,s4,s5);SIGNAL c_state,next_state: mystate;BEGINPROCESS (c_state)BEGINCASE c_state ISWHEN s0=> next_state <= s1; clkh<=clk1hz; clkm<=clk1hz; clks<=clk1hz;enh<='0'; enm<='0'; enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="000";WHEN s1=> next_state <= s2; clkh<=adjust; clkm<= '0'; clks<='0';enh<='1'; enm<='0';enha<='0'; clkh_a<= '0';clkm_a<= '0'; mode_ss <="001";WHEN s2=> next_state <= s3; clkh<= '0'; clkm<=adjust; clks <= '0';enh<='0';enm<='1';enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="010";WHEN s3=> next_state <= s4; clkh<= '0'; clkm<= '0'; clks<=adjust;enh<='0'; enm<='0';enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="011";WHEN s4=> next_state <= s5; clkh<= clk1hz; clkm<= clk1hz; clks<=clk1hz;enh<='0';enm<='0';enha<='1'; clkh_a<=adjust; clkm_a<= '0'; mode_ss <="100";WHEN s5=> next_state <= s0; clkh<= clk1hz; clkm<= clk1hz; clks<=clk1hz;enh<='0'; enm<='0'; enha<='0'; clkh_a<= '0'; clkm_a<=adjust; mode_ss <="101";END CASE;END PROCESS;PROCESS (mode)BEGINIF (mode'EVENT AND mode='1') THENc_state<=next_state ;END IF;END PROCESS;END arc;扫描模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY scan ISPORT(clk256hz:IN STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END scan;ARCHITECTURE arc OF scan ISTYPE mystate IS (s0, s1,s2,s3,s4,s5);SIGNAL c_state,next_state: mystate;BEGINPROCESS ( c_state )BEGINCASE c_state ISWHEN s0=> next_state <=s1; ss<="010";WHEN s1=> next_state <=s2; ss<="011";WHEN s2=> next_state <=s3; ss<="100";WHEN s3=> next_state <=s4; ss<="101";WHEN s4=> next_state <=s5; ss<="110";WHEN s5=> next_state <=s0; ss<="111";END CASE;END PROCESS;PROCESS (clk256hz)BEGINIF (clk256hz'EVENT AND clk256hz='1') THENc_state<=next_state ;END IF;END PROCESS;END arc;复用模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux ISPORT(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla:IN STD_LOGIC_VECTOR(3 DOWNTO 0);ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);alarm:OUT STD_LOGIC);END mux;ARCHITECTURE arc OF mux ISSIGNAL a,hhtmp,hltmp,mhtmp,mltmp,shtmp,sltmp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(mode_ss)BEGINCASE mode_ss ISWHEN "000"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "001"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "010"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "011"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "100"=> hhtmp<=hha; hltmp<=hla; mhtmp<=mha; mltmp<=mla; shtmp<=sh; sltmp<=sl;WHEN "101"=> hhtmp<=hha; hltmp<=hla; mhtmp<=mha; mltmp<=mla; shtmp<=sh; sltmp<=sl;WHEN OTHERS=>hhtmp<="0000";hltmp<="0000";mhtmp<="0000";mltmp<="0000";shtmp<="0000";sltmp<="0000"; END CASE;END PROCESS;PROCESS(ss)BEGINCASE ss ISWHEN "010"=> a <=hhtmp;WHEN "011"=> a <=hltmp;WHEN "100"=> a <=mhtmp;WHEN "101"=> a <=mltmp;WHEN "110"=> a <=shtmp;WHEN "111"=> a <=sltmp;WHEN OTHERS => a <="0000";END CASE;y<=a;END PROCESS;alarm<='1' WHEN ((hh=hha)AND(hl=hla)AND(mh=mha)AND(ml=mla)) ELSE '0';END arc;闪烁模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY blink_control ISPORT(ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);blink_en:OUT STD_LOGIC);END blink_control;ARCHITECTURE arc OF blink_control ISBEGINPROCESS (ss,mode_ss)BEGINIF(ss="010" AND mode_ss="001") THEN blink_en<='1';ELSIF(ss="011" AND mode_ss="001") THEN blink_en<='1';ELSIF(ss="100" AND mode_ss="010") THEN blink_en<='1';ELSIF(ss="101" AND mode_ss="010") THEN blink_en<='1';ELSIF(ss="110" AND mode_ss="011") THEN blink_en<='1';ELSIF(ss="111" AND mode_ss="011") THEN blink_en<='1';ELSIF(ss="010" AND mode_ss="100") THEN blink_en<='1';ELSIF(ss="011" AND mode_ss="100") THEN blink_en<='1';ELSIF(ss="100" AND mode_ss="101") THEN blink_en<='1';ELSIF(ss="101" AND mode_ss="101") THEN blink_en<='1';ELSE blink_en<='0';END IF;END PROCESS;END arc;Top文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY design3 ISPORT (mode,adjust,clk1hz,clk2hz,clk256hz,clk1khz:IN STD_LOGIC;alarm,a,b,c,d,e,f,g:OUT STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END design3;ARCHITECTURE arc OF design3 ISCOMPONENT mode_adjust_with_alarm PORT (adjust,mode,clk1hz: IN STD_LOGIC;clkh,enh,clkm,enm,clks,enha: OUT STD_LOGIC;clkh_a,clkm_a:OUT STD_LOGIC;mode_ss: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT;COMPONENT scan PORT (clk256hz:IN STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT;COMPONENT segment4to7 PORT (s: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b,c,d,e,f,g: OUT STD_LOGIC);END COMPONENT;COMPONENT mux PORT(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla:IN STD_LOGIC_VECTOR(3 DOWNTO 0);ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);alarm:OUT STD_LOGIC);END COMPONENT;COMPONENT blink_control PORT(ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);blink_en:OUT STD_LOGIC);END COMPONENT;COMPONENT count24 PORT (clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;COMPONENT count60 PORT (clk ,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;SIGNALclkh,enh,clkm,enm,clks,clkh_a,clkm_a,coutm,couts,coutm_en,couts_en,cout,vcc,coutma_en,coutma,alarm1,bli nk_en,blink_tmp,enha: STD_LOGIC;SIGNAL mode_ss,ss1:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL hh,hl,mh,ml,sh,sl,hha,hla,mha,mla,y,i:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINvcc<='1';coutm_en <= enh OR coutm;couts_en <= enm OR couts;coutma_en<= enha OR coutma;blink_tmp<=blink_en and clk2hz;i(3)<=y(3) OR blink_tmp;i(2)<=y(2) OR blink_tmp;i(1)<=y(1) OR blink_tmp;i(0)<=y(0) OR blink_tmp;ss<=ss1;alarm<=alarm1 AND clk1khz;u1:mode_adjust_with_alarmPORT MAP( adjust,mode,clk1hz,clkh,enh,clkm,enm,clks,enha,clkh_a,clkm_a,mode_ss);u2:count24 PORT MAP(clkh,coutm_en,cout,hh,hl);u3:count60 PORT MAP(clkm,couts_en,coutm,mh,ml);u4:count60 PORT MAP(clks,vcc,couts,sh,sl);u5:count24 PORT MAP(clkh_a,coutma_en,cout,hha,hla);u6:count60 PORT MAP(clkm_a,vcc,coutma,mha,mla);u7:mux PORT MAP(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla,ss1,mode_ss,y,alarm1);u8:scan PORT MAP(clk256hz,ss1);u9:blink_control PORT MAP(ss1,mode_ss,blink_en);u10:segment4to7 PORT MAP(i,a,b,c,d,e,f,g);END arc;实验结果:数字钟包括正常的时分秒计时, 实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒。
EDA课程设计报告电子钟
EDA课程设计报告电子钟1. 需求分析在日常生活中，我们无处不被时间所包围。
精准的时间尤为重要，电子钟因其准确、便携、易于控制等优点成为人们生活和工作必不可少的工具之一。
因此，基于此需求，我们设计了一款电子钟。
2. 系统设计电子钟的核心是时钟的计算，时钟的计算和显示涉及到时、分、秒、时间的设定和计算。
所以，系统的设计需要分为两个方面：硬件系统设计和软件系统设计。
2.1. 硬件系统设计硬件系统设计主要涉及到5V电源模块、单片机模块、RTC模块、时钟显示模块等。
2.1.1. 5V电源模块5V电源模块是提供设备运行所需电能的模块。
整个设备需要5V DC直流电源来工作，电源模块需要接上220V/110V AC电源。
此模块采用LM7805电压稳压芯片作为主要元件，保证设备稳定长时间的工作。
2.1.2. 单片机模块单片机模块是整个电子钟系统的核心，它负责计算时间并通过串口发送指令。
在本次设计中，晶振的时钟频率选用12MHz。
单片机选用STM32F103C8T6型号，这是一款高性能、低功耗、易于扩展的MCU芯片。
该模块可用于控制LED灯的开关、按键扫描等。
2.1.3. RTC模块RTC模块是实时时钟模块，其内部集成电池，即使在断电的情况下，时钟系统也能保持不变。
本设计采用DS3231型号RTC芯片，该模块闹钟功能精准，精度高，抗干扰能力好等特点。
该模块可以通过I2C接口进行通讯。
2.1.4. 时钟显示模块时钟显示模块用于显示时、分、秒的时间信息。
本设计采用Max7219驱动LED点阵进行显示。
该驱动芯片模块具有图形引擎，能够支持八个数字性显示的点阵。
同时，该芯片还具有串行接口，能够方便地和单片机连接通讯。
2.2. 软件系统设计在本次设计中，软件系统主要由驱动程序、串口通讯程序、定时器程序、闹钟程序、检测程序、显示程序等模块组成。
2.2.1. 驱动程序驱动程序主要有RTC模块的驱动程序、LED点阵模块的驱动程序和按键模块的驱动程序。
eda数字钟实验报告
eda数字钟实验报告EDA数字钟实验报告本次实验旨在设计并实现一个EDA数字钟。
通过这个实验，我们将学习如何使用EDA工具来设计数字电路，并通过实际的电路实现来验证我们的设计。
1. 实验背景数字钟是我们日常生活中常见的设备之一。
它不仅可以显示时间，还具有闹钟等功能。
在这个实验中，我们将使用EDA工具来设计一个数字钟电路，并通过FPGA实现这个电路。
2. 实验目标本次实验的目标是设计一个能够显示小时、分钟和秒的数字钟电路。
我们将使用七段数码管来显示这些信息，并通过按键来设置时间和闹钟。
3. 设计思路我们的设计思路如下：3.1 时钟模块我们首先需要设计一个时钟模块，用来产生一个固定的时钟信号。
我们可以使用FPGA的时钟模块来实现这个功能，或者使用外部的晶振电路。
3.2 数码管驱动模块接下来，我们需要设计一个数码管驱动模块，用来将数字转换为七段数码管的显示信号。
我们可以使用查找表或者逻辑门电路来实现这个功能。
3.3 时间设置模块为了能够设置时间，我们需要设计一个时间设置模块。
这个模块可以通过按键来设置小时、分钟和秒。
3.4 闹钟设置模块类似于时间设置模块，我们还需要设计一个闹钟设置模块。
这个模块可以通过按键来设置闹钟的小时和分钟。
3.5 主控制模块最后，我们需要设计一个主控制模块，用来控制时钟、数码管驱动、时间设置和闹钟设置模块之间的交互。
这个模块可以根据设置的时间和闹钟来控制数码管的显示。
4. 电路实现根据我们的设计思路，我们使用EDA工具来实现我们的数字钟电路。
我们使用VHDL语言来描述电路，并使用模块化的方式来组织我们的代码。
5. 实验结果经过实际的电路实现和测试，我们成功地实现了数字钟电路。
我们可以通过按键来设置时间和闹钟，并通过七段数码管来显示时间和闹钟。
6. 实验总结通过这个实验，我们学习了如何使用EDA工具来设计数字电路，并通过实际的电路实现来验证我们的设计。
我们深入了解了数字钟的工作原理，并学会了如何使用VHDL语言来描述电路。
EDA设计数字钟实验报告
南京理工大学EDA（Ⅱ）实验报告——多功能数字钟姓名：学号：学院：指导教师：时间：2014/11/3~2014/11/7摘要日益复杂的电子线路使得基于原理图的设计越来越复杂，甚至不切实际。
硬件描述语言的诞生，对设计自动化起到了极大的促进和推动作用。
Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，实现了从算法级、门级到开关级的多种抽象设计层次的数字系统建模，具有仿真，验证，故障模拟与时序分析等功能。
本文利用Verilog HDL语言，采用自顶向下的设计方法设计多功能数字钟，并通过QuartusⅡ分块进行了仿真。
此程序通过下载到FPGA芯片后,可实现实际的数字钟显示，具有基本的计时显示和设置，时间校正，整点报时，12h/24h转换，闹钟设置和闹铃控制的功能。
关键词: FPGA, Verilog HDL, QuartusⅡ, EP3C25F324C8，数字钟AbstractThe development of electronic circuit has grown to be too complicated to be designed base on schematic diagram. The birth of HDL accelerated the development of electronic design automation drastically. Verilog HDL is one of the HDL with multiple and strong functions.In this thesis, a complex digital system is designed in the bottom-up way with Verilog HDL and is simulated by QuartusⅡ. The function of a digital clock can be realized by downloading the program to FPGA, which includes timing, time-setting, hourly chiming, 12/24transforming, bell-setting and bell-controlling.Keywords: FPGA, Verilog HDL, QuartusⅡ, EP3C25F324C8，Digital clock目录摘要Abstract第一章数字钟设计要求说明第二章数字钟的设计思路和工作原理第三章模块的Verilog HDL设计与仿真3.1 计数器模块3.2 基本计时顶层模块3.3 分频模块3.4 整点报时模块3.5闹钟模块3.6 LED数码管显示模块3.7 数字钟顶层模块第四章FPGA实现第五章总结5.1 遇到的问题与解决方案5.2 尚存在的不足之处5.3 收获与感悟参考文献第一章数字钟设计要求说明（一）数字钟可以正常进行基本的时，分，秒计时功能。
EDA数字时钟实验报告
EDA与数字系统课程设计报告书专业（班级）：自动化2011级姓名（学号）：丁兴宇20111965指导教师：刘春朱维勇胡存刚指导单位：电气与自动化工程学院目录中文摘要英文摘要实验一 (6)实验二 (7)实验三 (8)实验四 (9)数字时钟实验一．设计说明1.功能说明 (10)2.功能简介 (10)二．各模块设计原理1.扫描显示模块及原理 (11)2.时钟计时模块电路图及原理 (13)3.整点报时模块 (15)4.闹铃模块 (16)三．管脚分布 (19)四.讨论与心得 (20)参考文献 (21)附件 (22)中文摘要本文是基于Altera公司出品MAX+Plus2软件以及相应的ALTERA FLEX EPF10K10LC84-4实验平台完成的数字时钟实验，使我们清楚地了解到我们身边的数字时钟的功能是怎样实现的。
数字时钟实验主要包含两个主体时钟基本功能电路、闹钟电路。
主体一：主要涉及模60与模24计数器、动态显示控制电路、分频器主要整点报时电路，这些电路都是以模块封装好的，以便其他电路调用。
以计数器构成计时部件，通过分频器分出的1HZ脉冲计时，调用动态显示电路显示，通过整点报时电路控制蜂鸣器。
主体二：主要涉及模60与模24计数器、显示控制电路、4个数据比较器。
以模60与模24计数器构成定时与存储电路，调用动态显示控制电路显示，通过4个数据比较器比较时钟与闹铃的小时、分钟，和后续与门控制蜂鸣器。
英文摘要(Abstract)This article is based on Altera MAX + Plus2 software company produced and the corresponding ALTERA FLEXEPF10K10LC84-4 experimental platform to complete the digital clock experiments, so that we clearly understand our side of the digital clock function is how to achieve.Digital clock experiment consists mainly of two basic functions of the body clock circuits, alarm circuits.The main one: mainly related to mold 60 and the mold 24 counters, dynamic display control circuit, the whole point timekeeping main divider circuits, which are packaged in modules, so that other circuits calls. To constitute a timing counter parts, through the separation of the 1HZ divider pulse timing, called dynamic display circuit display, through the whole point timekeeping circuit control buzzer.Subject II: mainly related counter mold 60 and the mold 24, a display control circuit, four data comparator. Mold 60 and the mold 24 to form counter timing and memory circuit,called dynamic display control circuit shows that by four data comparator compares the clock and the alarm hour, minute, and follow-up with the door control buzzer.关键词：MAX+Plus2软件 EPF10K10LC84-4 数字时钟基本功能电路闹钟电路实验一题目：Max+Plus2使用练习，完成一个简单门电路的图形设计输入、编译、仿真、管脚分配、下载。
EDA设计报告-数字钟
一、设计要求1、设计一个能显示1/10秒、秒、分、时的12小时数字钟。
2、熟练掌握各种计数器的使用。
能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。
能用低位的进位输出构成高位的计数脉冲。
3、“时显示”部分应注意12点后显示1点。
4、注意各部分的关系，由低位到高位逐级设计、调试。
5、时钟显示使用数码管显示。
二、系统方案论证与模块划分1、计数器模块计数器模块中，1/10秒采用带进位的10进制功能模块，秒和分采用带进位的60进制功能模块，小时采用不带进位的12进制功能模块。
计数器模块均用Verilog HDL语言编写，实现计数逻辑功能。
(1)十进制计数器设计程序如下：module ssecond(q,rco,clk,reset);input clk,reset;output [3:0] q;output rco;reg rco;reg [3:0] q;always @(posedge clk or negedge reset)beginif(~reset)q<=4'b0000;else if (q==4'b1001) begin q<=4'b0000; rco=1;endelse begin q<=q+1'b1; rco=0;endendendmodule经编译、仿真、下载，满足要求。
然后通过Create Default Symbol,生成符号体如下：(2)六十进制计数器设计程序如下：module second(qh,ql,rco,clk,reset);output[3:0]qh;output[3:0]ql;output rco;reg [3:0]qh;reg [3:0]ql;reg rco;input clk,reset;always @(posedge clk or negedge reset)beginif(~reset){qh,ql}<=0;elsebeginif({qh,ql}==8'h59)begin {qh,ql}<=0;rco<=1;endelsebeginif(ql==9)begin ql<=0; qh<=qh+1;endelsebegin ql<=ql+1;rco<=0;endendendendendmodule经编译、仿真、下载，满足要求。
eda数字钟实验报告
eda数字钟实验报告一、实验目的与背景数字钟是一种在现代社会中广泛应用的时间显示器，其具有精度高、易于观察、维修方便等特点。
本次实验旨在通过使用EDA 软件，实现数字钟的制作，以便更好地了解数字时钟的原理及其设计过程。
二、实验器材与软件器材：电脑、EDA软件、闹钟模块、LCD液晶显示器、电源线、按键开关、电阻等。
软件：Protues、Keil、Proteus VSM等。
三、设计过程1. 硬件设计（1）指示器：使用了LCD液晶显示屏来显示时间。
其可显示当前的小时、分钟、秒等信息。
（2）核心控制器：使用了AT89S52单片机作为核心，用来控制整个数字时钟的运行。
（3）时钟电路：使用DS1302时钟芯片来实现时钟计时功能。
该芯片具有高精准度、低功耗等特点，能够提供准确的时间信号。
（4）外设控制：使用了按键开关、蜂鸣器等外设来实现数字时钟的启停、闹钟设置等功能。
2. 软件设计（1）包含了时间可视化方案的设计。
（2）编写了大量的实时驱动程序，使计时、位置更新、操作循环等功能得到实现。
（3）事件触发机制设计，使得按键响应、报时提示等功能得到实现。
（4）根据时钟电路信号进行时钟校准等相关处理。
四、实验结果通过实验，我们成功地制作出了一个高精度、功能齐全、操作简便的数字时钟。
该时钟可以准确地显示当前时间，同时根据设置还可以产生报时提示，启动或关闭闹钟等功能。
五、实验总结通过本次实验，我们对数字时钟的原理和设计过程有了更加深入的理解，增加了对数字电路的整体认识。
同时，我们还掌握了EDA软件的使用方法和调试技术。
希望今后能够在数字电路设计和嵌入式系统开发中能够有更好的发挥。
EDA数字时钟设计报告
EDA实验设计报告——数字时钟设计目录一、实验名称 (3)二、实验目的 (3)三、实验内容 (3)1．扩展内容： (3)2．选做内容： (3)四、实验仪器 (4)五、实验原理 (4)1. 硬件部分 (4)2. 软件部分 (8)六、心得体会 (9)一、实验名称数字时钟设计二、实验目的通过设计一个数字时钟，逐步了解FPGA的编程原理，初步入门FPGA，了解FPGA工作原理及开发流程，为后续的深入学习打好坚实基础。
通过扩展功能提高FPGA系统综合应用能力，熟练掌握QuartusII开发环境及编程应用。
三、实验内容用同步时序电路设计实现时、分、秒计数，并在数码管上正确显示。
1．扩展内容：1、可以按键清零；2、支持年月日显示功能，用按键进行年月日和时分秒间显示切换；3、可对显示内容进行修改，时分秒均可修改。
2．选做内容：（1）利用5个数码管完成秒表显示功能。
要求：1、精度达100ms；2、可以清零；3、可暂停；4、最大计时为999.9s；（2）跑马灯设计实现8个发光二极管以不同频率（2Hz,1Hz,0.5Hz）循环进行左滚动、右滚动、向中间滚动、向两边滚动、闪动等效果，不同频率显示用按键进行切换。
四、实验仪器计算机;QuartusII软件；下载线;电子技术综合实验箱五、实验原理1. 硬件部分框图：Power Manage5V/3.3V/2.5VVGA Port FPGA模块MCU模块AD/DA模块Audio Port LED_KEY模块SRAM/ROM模块RS232 Port（1）处理器Cyclone ⅡEP2C20Q240，该处理器是Altera 公司研发的一款FPGA 芯片。
（2）显示 LED 数码管LED 数码管是有多个发光二极管封装一起组成“8”字形的器件，引线在内部链接完成只引出公共电极。
实验中采取动态显示驱动方法。
每位数码管点亮时间约为2ms 。
这样做能够节省大量的I\O 埠，而且功耗较静态显示驱动更低。
EDA电子钟设计报告
EDA电子钟设计报告Introduction:An EDA electronic clock is a highly accurate and reliable device that displays time and date. It uses electronic components and a microcontroller to operate. The design of an EDA electronic clock has evolved over time, incorporating new technologies and features. This report outlines the design process and features of an EDA electronic clock.Design Process:The design of an EDA electronic clock involves several stages. The first stage is to determine the requirements of the clock, such as accuracy, display size, and power consumption. The next stage is to select the appropriate electronic components, including the microcontroller, display, and power source. The microcontroller is the heart of the clock and controls the timing and display functions.The third stage is to design the electronic schematic of the clock, which includes the wiring of the components. The schematic is then transferred to a printed circuit board (PCB) layout program. The PCB layout program converts the schematic into a physical layout of the PCB, which is then sent to a manufacturer for production.The final stage is to assemble the clock and test it for accuracy and reliability. The clock is tested using an oscilloscope and compared to a known accurate time source. The PCB is also tested for any defects or errors.Features:The EDA electronic clock has several features that make it a high-quality timepiece. The clock has a large, bright display that is easy to read from a distance. The display can show time, date, and other information, depending on the clock's programming. The clock is accurate to within a few seconds per day and can be adjusted using a calibration feature.The clock has a battery backup system that ensures the clock continues to function even during power failures. The clock also has a sleep mode that reduces power consumption and extends the battery life.The clock has several programming options, including the ability to select different time zones and display formats. The clock can also be programmed to display custom messages or reminders.Conclusion:The EDA electronic clock is a high-quality and reliable timepiece with many useful features. The clock's design process involves several stages, including component selection, schematic design, PCB layout, and testing. The clock's accuracy, batterybackup, and programming options make it an ideal device for homes, offices, and other settings. EDA electronic clocks will continue to evolve and incorporate new technologies to make them more accurate, reliable, and useful.。
EDA数字钟的设计实验报告
E D A数字钟的设计实验报告(总11页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--五邑大学实验报告实验课程名称：EDA实验院系名称：信息工程学院专业名称：通信工程（物联网）（一）实验目的：设计并实现具有一定功能的数字钟。
掌握各类计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。
此数字钟具有时，分，秒计数显示功能，能实现清零，调节小时，分钟以及整点报时的功能。
（二）实验器材：计算机一台，EDA实验箱一台。
（三）实验原理：四）实验内容：1.正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。
2.按键实现“校时”“校分”功能；3.用扬声器做整点报时。
当计时到达59’50”时鸣叫。
方案：利用试验箱上的七段码译码器（模式7），采用静态显示，系统时钟选择1Hz。
整个系统可以是若干文件组成，用PORT MAP 实现的方式；也可以是一个文件用多进程方式实现；亦或者是用文本和图形混合的方式实现；亦或者是用LPM参数化模块实现。
（五）实验步骤: 1. 新建一个文件夹,命名为shuzizhong.2. 输入源程序。
打开QuartusⅡ,选择File→new命令。
在New窗口中的DesignFiles栏选择编译文件-的语言类型，这里选择VHDL File选项。
然后在VHDL文本编译窗口中输入秒模块程序。
秒模块源程序如下：library ieee;use SECOND isport(clk,clr:in std_logic;----时钟/清零信号sec1,sec0:out std_logic_vector(3 downto 0);----秒高位/低位co:out std_logic);-------输出/进位信号end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数beginif clr='1' then----当ckr为1时，高低位均为0cnt1:="0000";cnt0:="0000";elsif clk'event and clk='1' thenif cnt1="0101" and cnt0="1000" then----当记数为58（实际是经过59个记时脉冲）co<='1';----进位cnt0:="1001";----低位为9elsif cnt0<"1001" then----小于9时cnt0:=cnt0+1;----计数cnt0:="0000";if cnt1<"0101" then----高位小于5时cnt1:=cnt1+1;elsecnt1:="0000";co<='0';end if;end if;end if;sec1<=cnt1;sec0<=cnt0;end process;end SEC;3.文件存盘。
EDA实验教程电子钟
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对年计数子模块fdivyear.v
功能：对年计数，输出年份；并根据哪年是闰 年产生leapyear信号。
关键是对闰年的判断法，最简单的方法是求模 （%），也可以采用枚举的方法。
注意：如果采用求模的方法，首先要声明一个 二进制计数器（如cnt[7:0]），将BCD码转 换为真正的十进制数！然后再用cnt[7:0]模4， 求得leapyear，否则leapyear不正确！想一 想，为什么？
24 2019/8/14
建议采用顶层图形设计方法，为快速仿真，先 不考虑下载时实际使用的系统时钟是多少，假 定这里的输入时钟周期为T=1ms。
将整个电路划分为7个子模块：
时钟分频子模块（两个）； 按钮消抖电路子模块； 选择设置计数初值对象子模块； 分频计数子模块（关键）； 闹钟定时和整点报时子模块（关键） ； 数码管扫描显示子模块； 七段码译码器子模块。
在计日时，必须考虑当前的月份是几月来确 定终值；
当月份为二月时还要判断是否为闰年。
注意：当清零信号有效时，日的初始值为1，
而不是0！
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2019/8/14
注：关于闰年、闰日
2019/8/14
一回归年的时间为365天5时48分46秒。阳历把一年定 为365天，所余的时间约每4年积累成一天，加在二月 里。这样的方法，在历法上叫做闰。
对月计数子模块fdiv12.v
功能：对输入的月时钟12分频，即对月计数， 输出月份；并产生年时钟信号year_clk。
EDA实验报告60S电子闹钟
EDA实验报告题目 60秒电子闹钟学院电子工程学院专业学生姓名导师姓名初秀琴一功能描述电路上电后自动计时，到达预置的闹响时刻后，由扬声器发出音乐报警。
闹响时刻可利用DIP开关设置，两位数：0～59。
二设计思路电路主要由分频器、M60计数器、闹铃电路、显示电路等部分组成。
秒信号脉冲可由分频器产生，用DIP开关设置闹响时刻，当M60计数器的输出与设置的闹响时刻相等时，闹铃电路输出脉冲驱动扬声器发出音乐报警。
总体设计思路如图1所示：图1 总体设计思路三功能模块1 分频器程序代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity devide isport(clk :in std_logic; --输入时钟clk_out :out std_logic --输出信号);end devide;architecture arc_devide of devide issignal count:std_logic_vector (14 downto 0); --定义内部信号beginprocessbeginwait until clk'event and clk='1';if(count<32767)then --改变最大计数值即可得到不同的分频系数count<=count+1;clk_out<='1';end if;end process;end architecture arc_devide;符号图如图2所示：图2 分频器符号图2 M60计数器程序代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bcd_m60 isport (CLK :in std_logic;EN :in std_logic;CR :in std_logic;QL,QH :out std_logic_vector(3 downto 0) --8421BCD码个位、十位输出);end bcd_m60;architecture behav of bcd_m60 issignal couL,couH:std_logic_vector(3 downto 0);beginprocess(CR,CLK)beginif CR='0' then --异步复位couL<="0000";couH<="0000";elsif clk'event and clk='1' thenif EN='1' thenif (couL=9 and couH=5) then --个位计到9十位计到5回零couL<="0000";couH<="0000";elsif couL=9 then --个位计到9回零十位加1couL<="0000";couH<=couH+1;elsecouL<=couL+1; --否则个位加1end if;end if;end if;end process;QL<=couL;QH<=couH;end behav;符号图如图3所示：图3 M60计数器符号图仿真波形如图4所示：图4 M60计数器仿真波形经分析，M60计数器仿真波形正确。
EDA 多功能数字钟实验报告
EDAⅡ多功能数字钟目录内容摘要 (3)一．引言 (4)二、实验要求 (4)三、方案论证 (5)四、整体电路功能综述 (6)五、各模块设计1、分频器模块 (8)2、计时模块 (9)3、闹铃模块 (12)4、上下午切换模块 (13)5、显示模块 (14)6、整点报时模块 (15)7、秒表模块 (15)8、动态显示模块 (16)9、倒计时模块 (18)10、开关防抖动 (19)11、开关复用控制 (20)六、实验中的问题及解决方法 (21)中文摘要本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常时、分、秒计时，动态显示，清零、快速校分、整点报时、闹钟、秒表、倒计时功能。
论文分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案，以及后续设计思想。
通过实验掌握了一些逻辑组合器件的基本功能和用法，同时体会到了利用软件设计电路的方便快捷，避免了硬件布线的繁琐，提高了效率，在为以后设计更复杂的电路打下了良好基础。
关键词数字钟闹钟秒表倒计时外文摘要Title DIGITAL CLOCK DESIGN PROPOSAlAbstractUsing the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge. The circuit can keep the time, reset, adjust the minute and hour, ring the time in the round number time , alarm clock , stopwatch and countdown. The paper has analyzed the principle of all work and explained the designing principle of different parts separately. By debugging, simulating, compiling, programming, I put forward a matter and give a settling plan.I know about the basic functions and using method of some electric pieces in this experiment. At the same time, I realized the convenience of making use of the software to carry on the electric circuit, which is fast and let us have a good foundation for design a more complex system, avoided the hardware cloth line tedious, and raised the efficiency.Keywords digital clock, alarm clock,stopwatch,count down一、引言传统硬件电路在设计存在连线麻烦，出错率高且不易修改，很难控制成本的缺点。
eda_多功能电子钟实习报告
数字电子技术课程设计报告——多功能数字钟电路设计专业班级：信息10-2姓名：学号：开课系室：设计日期：2012年10月22日～26日设计题目：多功能数字钟电路设计一、设计任务及要求：1．设计任务：利用语言设计多功能数字钟，使其具有显示时—分—秒、整点报时、小时和分钟可调等基本功能。
2．设计要求：设计一个多功能数字钟，要求显示格式为时—分—秒，整点报时，在整点前5秒开始按照1的频率闪烁，过整点后，停止闪烁。
系统时钟选择时钟模块的50，要得到1ＨＺ的时钟信号，必须对系统时钟进行分频。
调整时间的按键用按键模块的ｓ1和ｓ2，ｓ1调节小时，每按下一次，小时增加一个小时，ｓ2调整分钟，每按下一次，分钟增加一分钟。
另外用ｓ8按键作为系统时钟复位，复位后全部显示00-00-00。
3．输出资源说明：a)输入信号：按键s1，s2，s8（s1按下时为0，松开时为1，其他按键类似）。
b)外部输入脉冲信号时钟源（50），经适当分频后供计数器使用。
c)输出8组显示译码信号（每组7个输出端），分别接到外部的7个七段数码管上，分别显示小时、分钟、秒，显示格式小时-分钟-秒。
d)输出一个高低电平信号，接到外部的1个指示整点的灯。
（输出高电平时，对应的灯亮）错误!未指定顺序。
多功能数字钟控制器结构框图根据如上说明，本设计的主要任务和设计要求是： 1、按照现代数字系统的模块化设计方法，提出简易洗衣机控制电路设计系统的整体设计方案，并进行正确的功能划分，分别提出并实现控制器、计数器、输出译码等模块化子系统的设计方案。
2、在的设计环境中，采用原理图和语言混合输入的方法，完成系统的顶层设计、各子系统的模块化设计。
分别完成各个基于语言实现的子模块（包括分频器、计数器、主控制器、扫描显示译码四部分）的逻辑功能仿真，并对顶层设计进行功能仿真。
3、在2步的基础上，用下载电缆通过口将对应的文件加载到中。
观察实验结果是否与自己的编程思想一致。
二、设计原理与方案：设计多功能数字钟首先要知道钟表的工作原理，整个钟表的工作应该是在1的信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加１小时，但是需要注意的是，小时的范围是从0-23。
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电工电子实习
实验报告
姓名师元康
班级网络09K2
学号0919********
一、实验目的：
1、掌握多位计数器相连的设计方法。
2、掌握十进制、六十进制和二十四进制计数器的设计方法。
3、巩固数码管的驱动原理及编程方法。
4、掌握CPLD技术的层次化设计方法。
二、实验要求：
基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。
扩展要求：具有调整时间的功能以及整点报时功能。
三、实验原理：
计数时钟由模60秒计数器，模60分计数器，模24小时计数器，蜂鸣器，分/时设定模块及输出显示模块构成，秒计数模块的进位输出为分钟计数模块进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。
其中秒块应有分钟设定，分钟模块中应有小时设定。
闹钟和校时功能都是在简单计数器的基础上，通过一系列的逻辑门电路来实现的。
四、实验结果（电路图、仿真波形以及说明）：
1、60进制计数器
电路图：
仿真波形：
分析：
秒（分）个位在CLK外加脉冲的作用下从0开始计数，当计数到9时，由与非门向十位CLK输入0信号，下一时刻，CLK输入变为1，而十位的74160芯片收到上升沿而计数加一，同时个位计数器清零。
而十位计数到5时，同样由与非门向分（时）的个位输入0信号，下一时刻，CLK输入变为1，同时通过LDN对十位进行清零。
2、24进制计数器
电路图：
仿真波形：
分析：
时个位在CLK外加脉冲的作用下从0开始计数，当计数到9时，由与非门
向十位CLK输入0信号，下一时刻，CLK输入变为1，而十位的74160芯片收到上升沿而计数加一，同时个位计数器清零。
而十位计数到2时，与非门等待个位计数器，当到4时，同时对个位和十位进行清零，这样就完成了24进制的计数。
3、报时电路
电路图：
仿真波形：
分析：
报时器对应输出为laba，laba由两个与门再相与得到，其中一个与门接在秒个位的0位和秒十位的0、2位，另一个与门接在分个位的0、3位和分十位的0、2位。
当这7个位同时为1时，laba的输出信号为1，蜂鸣器响一下，显
然，当59分51秒、53秒、55秒、57秒、59秒时都会报时。
4、校时电路
电路图：
仿真波形：
分析：
校时功能由三个输入来实现（jiaoshi、jiaofen、waijiaxinhao），jiaoshi和jiaofen输入经过非门与总时钟脉冲用与门相连，并输入到秒的个位CLK，一般情况下jiaoshi、jiaofen信号为0时，CLK输入为总时钟脉冲，整个时钟正常工
作，当jiaoshi、jiaofen 任一信号为1时，CLK输入常0，整个时钟停止工作，此时与waijiaxinhao输入配合工作，分和时的个位进位和与门相连，作用是选择上一级的进位信号或者wajiaxinhao信号的控制，而由于整个时钟停止工作，上一级进位信号无作用，此时由waijiaxinhao信号控制，如图所示，waijiaxinhao 加5个脉冲，期间jiaoshi常1，则分低位从1变到6。
5、总设计
总电路图：
总仿真波形：。