VLSI设计基础复习资料
集成电路设计基础第11章数字集成vlsi系统设计基础
通过对时序逻辑电路的输入、输出及状态进行分析，了解其工作原理和特性。
时序逻辑电路设计
根据实际需求，选用合适的触发器和组合逻辑电路，设计出满足特定功能的时序逻辑电路。同时 需要考虑时序问题，确保电路的正确性和稳定性。
03
数字集成VLSI系统关键技术
高性能计算技术
并行处理技术
通过多核处理器、GPU加速等技术提高计算能力。
逻辑综合
将HDL代码转换为门级网表，优化电路性能并降低功 耗。
布局布线
根据电路需求和工艺要求，将门级网映射到具体的 芯片上，实现电路的物理实现。
时序分析
对布局布线后的电路进行时序分析，确保电路时序的 正确性和性能。
仿真验证与测试方法
前仿真
在电路设计阶段进行仿真验证， 检查电路功能和性能是否符合设 计要求。
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集成电路设计基础第11章数 字集成vlsi系统设计基础
• 数字集成VLSI系统概述 • 数字集成VLSI系统基本原理 • 数字集成VLSI系统关键技术 • 数字集成VLSI系统实现方法
• 数字集成VLSI系统应用实例 • 数字集成VLSI系统前沿研究动态
01
数字集成VLSI系统概述
定义与发展历程
柔性电子在数字集成VLSI中潜在价值
柔性电子器件
利用柔性基底和可弯曲的电 子材料制造柔性电子器件， 实现可穿戴、可折叠的数字
集成VLSI系统。
生物兼容性
柔性电子具有良好的生物兼 容性，可用于生物医学应用 中与人体紧密接触的电子设
备。
轻量化与便携性
柔性电子器件具有轻量化、 薄型化和可弯曲的特点，便 于携带和集成到各种移动设 备中。
应用领域及市场需求
超大规模集成电路设计导论(VLSI)总复习(全英)
VLSI复习题型：缩写5题10分简答12题60分计算3题30分Chapter 011.How to evaluate performance•Cost•Reliability•Speed (delay, operating frequency)•Power dissipation2.Regenerative property3.Delay :Chapter 021.Inverter layout2.Photolithography process1)Oxidation layering(氧化层)2)Pthotoresist coating（涂光刻胶）3)Stepper exposure（光刻机曝光）4)Photoresist development and bake(光刻胶的显影和烘干)5)Acid etching（酸刻蚀）6)Spin, rinse, and dry（旋转，清洗和干燥）7)Various process steps：Ion implantation（离子注入）Plasma etching（等离子刻蚀）Metal deposition（金属沉淀）8)Photoresist removal( or ashing) 去除光刻胶（即“沙洗”）Chapter 031.Linear/ Saturation mode2.Long channel vs short channel3.Capacitances= structure capacitances+channel capacitances+MOS diffusion capacitances4.Resistance=MOS sructure resistance+source and drain resistance+cantact resistance+wiringresistanceWith silicidation R方块ˆ is reduced to the range 1 to 4 Ω/方块（source and drain resistance）Chapter 041.C wire = C pp + C fringe + C interwire2.Dealing with resistance:1)Use better interconnect materials2)More interconnect layers3.RC Mode•Lumped RC model–total wire resistance is lumped into a single R and total capacitance into a single C–good for short wires; pessimistic and inaccurate for long wires•Distributed RC model–circuit parasitics are distributed along the length, L, of the wire4.DelayDelay of a wire is a quadratic function of its length, LThe delay is 1/2 of that predicted (by the lumped model)5.Reflection coefficient【画传输图（or 波形），计算题】Chapter 051.V M∝(W/L)p/(W/L)nIncreasing the width of the PMOS moves V M towards V DD,‰Increasing the width of theNMOS moves V M towards GND.2.Delay3.Power in CMOS1.Dynamic power consumption: charging and discharging capacitors;Not a function of transistor sizes;Need to reduce C L,Vdd,and f to reduce power.2.Short circuit currents: short circuit path supply rails during switching;Keep the input and output rise/fall times the same;If Vdd<Vtn+|Vtp|,then short-circuit power can be eliminated.3.Leakage: leaking diodes and transistors4.Technology scaling modelsFull scalingFixed voltage scalingGeneral scalingChapter 061.Static CMOS- output connected to either Vdd or GND via a low-resistance path⏹High noise margins⏹Low output impedance, high input impedance⏹No steady state path between Vdd and GND⏹Delay is a function of load capacitance and transistor resistanceDynamic CMOS--relies on temporary storage of signal values on capacitance of high-impedance circuit nodes.⏹Simpler, faster gates⏹Increased sensitivity to noise2.Static vs dynamic circuit⏹In static circuit at every point in time (except when switching) the output is connectedto either GND or V DD via a low resistance path.--fan-in of N requires 2N devices⏹Dynamic circuits rely on the temporary storage of signal values on the capacitance ofhigh impedance nodes--requires only N+2 transistors--takes a sequence of precharge and conditional evaluation phases to realize logicfunctions.●conditions on output1) once the optput of a dynamic gate is discharged, it cannot be charged again until thenext precharge opreation.2) Inputs to the gate can make at most one transition during evaluation.3) Output can be in the high impedance state during and after evaluation(PDN off), stateis stored in C L.●Properties of Dynamic Gates1)Logic function is implemented by the PDN only–number of transistors is N + 2 (versus 2N for static complementary CMOS)–should be smaller in area than static complementary CMOS2)Full swing outputs (VOL = GND and VOH = VDD)3)Nonratioed--sizing of the devices is not important for proper functioning (only for performance)4) Faster switching speeds5) Power dissipation should be better- consumes only dynamic power –no short circuit power consumption since the pull- up path is not on when evaluating-lower C L--both C int(since there are fewer transistors connected to the drain outpu t) and C ext(since there the output load is one per connectedgate, not two) -by construction can have at most one transition per cycle – no glitching6) Needs a percharge clockbinational vs Sequential logic4.Why PMOS in PUN and NMOS in PDN?Threshold drops5.Ratioed logic: Pseudo-NMOS→Small area and load, but static power dissipationChapter 07tch vs Register⏹Latch: level sensitive----As for positive: passes inputs to Q when the clock is high----transparent mode;When clock is low----hold mode⏹Flip-flop: edge sensitive2.Bistable circuit:The cross coupling of two inverters results in a bistablecircuit (a circuit with two stable states)⏹Have to be able to change the stored value by making A (or B) temporarily unstable byincreasing the loop gain to a value larger than 1Done by applying a trigger pulse at Vi1 or Vi2the width of the trigger pulse need be only a little larger than the total propagation delayaround the loop circuit (twice the delay of an inverter)⏹Two approaches used1.cutting the feedback loop (mux based latch)2.overpowering the feedback loop (as used in SRAMs)3.MS ET timing properties⏹Set-up time: time before rising edge of clk that D must be valid⏹Propagation delay: time for QM to reach Q⏹Hold time: time D must be stable after rising edge of clk4.Pipelining5.Schmitt Trigger(rise—P; fall—N)Chapter 091.Cross Talk: An unwanted coupling from a neighboring signal wire to a network nodeintroduces an interference that is generally called cross talk.2.Dealing with Capacitive Cross Talk•Avoid floating nodes•Protect sensitive nodes•Make rise and fall times as large as possible•Differential signaling•Do not run wires together for a long distance•Use shielding wires•Use shielding layers3.Cross Talk and Performance: when neighboring lines switch in opposite direction of victimline, delay increases.4.Impact of resistance is commonly seen in power supply distribution:–IR drop–Voltage variationsChapter 101.Clock Nonidealities:⏹Clock skew: Spatial variation in temporally equivalent clock edges;⏹Clock jitter: Temporal variations in consecutive edges of the clock signal⏹Variation of the pulse width2.Clock Uncertainties----Source of clock uncertainty（图形填空）（重点）简答题：•Clock‐Signal Generation (1)•Manufacturing Device Variations (2)•Interconnect Variations (3)•Environmental Variations (4 and 5)•Capacitive Coupling (6 and 7)3.Impact of Positive/Negative Clock Skew and Clock jitter (重点)1.Positive clock skew:Clock and data flow in the same direction2.Negative clock skew: Clock and data flow in opposite directions3.Jitter cause T to vary on a cycle-by-cycle basisCombined impact of skew and jitter:Constraints on the minimum clock period (positive)4.To reduce dynamic power, the clock network must support clock gating (shutting down(disabling the clock ) units)5. Clock distribution techniques--Balanced paths(H-tree network, matched RC trees)--Clock grids: minimize absolute delay6.Matched RC trees, represents a floor plan that distributes the clock signal so that the interconnections carrying the clock signals to the functional subblocks are of equal length.7. 彩图9：The unbalanced load creates a large skew, by careful tuning of the wire width, the load is balanced, minimizing the skew.8. Dealing with Clock Skew and Jitter•To minimize skew, balance clock paths using H-treeor matched-tree clock distribution structures. •If possible, route data and clock in opposite directions;eliminates races at the cost of performance.•The use of gated clocks to help with dynamic power consumption make jitter worse.•Shield clock wires (route power lines –VDD or GND –next to clock lines) to minimize/eliminate coupling with neighboring signal nets.•Use dummy fills to reduce skew by reducing variations in interconnect capacitances dueto interlayer dielectric thickness variations.•Beware of temperature and supply rail variations and their effects on skew and jitter. •Power supply noise fundamentally limits the performance of clock networks.Chapter 111.Full adder(P=A+B)2.Static vs dynamic Manchester Carry ChainStatic dynamic3.Square Root Carry Select Adder (PPT 24)4.Wallace‐Tree Multiplier(PPT 32)5.Logarithmic ShifterChapter 121.Semiconductor Memory Classification2.Bit line & word line3.Memory Timing(DRAM vs SRAM)DRAM: Multiplexde AddressingSRAM: Self-timed Address Switching/Changing 4.MOS OR ROM5. SRAM vs DRAM6. DRAM Timing7. SRAM ATD(Address Transition Detection)Chapter 131.Two Important Test Properties•Controllability ‐measures the ease of bringing anode to a given condition using only the input pins•Observability ‐measures the ease of observing thevalue of a node at the output pins2.Test Approaches•Ad‐hoc testing•Scan based test•Self test3.Scan Register11。
VLSI设计基础复习资料..
VLSI设计基础复习资料1.为什么CMOS（含BiCMOS）工艺成为VLSI主流工艺？其最大特点是什么？在微电子技术领域，集成电路的制造有两个主要的实现技术：双极技术与MOS 技术。
CMOS以其结构简单，集成度高，耗散功率小等优点，成为当今VLSI制造的主流技术。
其最大特点是耗散功率小。
2.说明MOS器件的基本工作原理。
它与BJT基本工作原理的区别是什么？MOS器件基于表面感应的原理，是利用垂直的栅压VGS 实现对水平IDS的控制。
它是多子（多数载流子）器件。
用跨导描述其放大能力。
双极型晶体管(BJT)是利用发射结、集电结成的体内器件，由基极电流控制集电极电流的两种载流子均起作用的器件。
用电流放大系数描述其放大能力。
3.为什么说硅栅工艺优于铝栅工艺？硅栅工艺是利用重掺杂的多晶硅来代替铝做为MOS管的栅电极，使MOS电路特性得到很大改善，它使|VTP |下降1.1V，也容易获得合适的VTN值并能提高开关速度和集成度。
硅栅工艺具有自对准作用，这是由于硅具有耐高温的性质。
栅电极，更确切的说是在栅电极下面的介质层，是限定源、漏扩散区边界的扩散掩膜，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。
另外，在源、漏扩散之前进行栅氧化，也意味着可得到浅结。
铝栅工艺为了保证栅金属与漏极铝引线之间看一定的间隔，要求漏扩散区面积要大些。
而在硅栅工艺中覆盖源漏极的铝引线可重迭到栅区，这是因为有一绝缘层将栅区与源漏极引线隔开，从而可使结面积减少30%-40%。
硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。
由于在制作扩散层时，多晶硅要起掩膜作用，所以扩散层不能与多晶硅层交叉，故称为两层半布线．铝栅工艺只有两层布线：一层铝布线，一层扩散层布线。
硅栅工艺由于有两层半布线，既可使芯片面积比铝栅缩小50%又可增加布线灵活性。
VLSI设计基础6
在加法器逻辑类中，除了全加器，还有一种半加器 （Half-adder）电路。所谓半加是指在输入的加数中不 考虑前级进位输入Ci-1，加数只有Ai和Bi的情况，因此， 半加器的真值表是表6.1前四行的状态。半加器的逻辑 表达式是：
Si Ai Bi Ci Ai Bi
.2 （19）
Bi BK1K0
Ai可以采用传输晶体管
逻辑结构吗?
.2 （23）
A i K 1 K 0 A B K 1 K 0 A B K 1 A
Bi BK1K0
传输晶体管逻辑
B 1 B K 1 K 0 B 1 B K 1 K 0 K 1 0 K 1K 0A BK 0A BK 1A 用4to1的MUX怎样设计? K 1K 0A A BK 0A A BK 1A
.2 （17）
S i A iB i C i 1 A iB i C i 1 A iB i C i 1 A iB i C i 1 C i A iB iA i A iB iA i A iB iC i 1 A iB iC i 1
再如，A i EiD i ， Bi D i 则本位和执行的逻辑操作是：
S i A i B i E i D i D i E i D i D i E i D i D i D i E i D i D i D i E i
同样的道理，当Ci-1=1时，也能够得到相应的逻辑操作
（24）
6.2 微处理器单元设计
算术逻辑单元ALU
3. 以全加器为核心构造的ALU
.2 （25）
6.2 微处理器单元设计
算术逻辑单元ALU
VLSI第一章
可能是更大的产品设 计的一部分。 主要的抽象级: 规范; 体系结构; 逻辑设计; 电路设计; 布局。
– – – – –
specification; architecture; logic design; circuit design; layout.
Modern VLSI Design 3e: Chapter 1 Digital Systems and VLSI
Net list: 连线网表
net1: top.in1 i1.in net2: i1.out xxx.B topin1: top.n1 xxx.xin1 topin2: top.n2 xxx.xin2 botin1: top.n3 xxx.xin3 net3: xxx.out i2.in outnet: i2.out top.out
topin1 topin2 n1 n2 top(Type)
net1 in1
i1(A)
net2 xxx(B) n3 botin1
net3
i2(A)
outnet out
Modern VLSI Design 3e: Chapter 1 Digital Systems and VLSI
15
Net lists
4
Moore’s Law
Gordon Moore: co-founder of Intel. Predicted that the number of transistors per chip would grow exponentially ( every 18 months). Exponential improvement in technology is a natural trend: steam engines, dynamos, automobiles.
VLSI 复习
VLSI 复习题与思第一章“VLS工设计基础概述”复习题与思考题1. 为什么CMOS（含BiCMOS）工艺成为VLSI主流工艺？其最大特点是什么？在微电子技术领域，集成电路的制造有两个主要的实现技术：双极技术与MOS技术。
CMOS以其结构简单，集成度高，耗散功率小等优点，成为当今VLSI制造的主流技术。
其最大特点是耗散功率小。
2. 双极工艺还有用武之地吗？双极技术是以NPN与PNP晶体管为基本元件，融合其他的集成元件构造集成电路的技术方法。
双极器件以其速度高和驱动能力大，高频、低噪声等优良特性，在集成电路的设计制造领域，尤其是模拟集成电路的设计制造领域，占有一席之地。
但双极器件的耗散功率比较大，限制了它在VLSI系统中的应用。
3. 以你的体会，你认为集成电路设计师应具备哪些基本技术基础？设计者必须具备下列的技术基础：电路与逻辑没计技术基础，器件与工艺技术基础，版图设计技术基础和集成电路计算机辅助设计技术基础。
除此之外，设计者还应具备对电路、逻辑、器件、工艺和版图的分析能力。
4. 简要说明描述集成电路技术水平5大指标的含义。
当前国内和国际上集成电路产业在特征尺寸及晶园尺寸方面各达到什么水平？集成度是以一个IC芯片所包含的元件(晶体管或门/数)来衡量，特征尺寸特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道长度的几何长度)，芯片面积大小，晶片直径大小，封装引脚数多少。
国内：0.25μm, 8英寸(20cm)，国际：0.13μm, 12英寸(30cm)。
5. 微米级、亚微米级、深亚微米级各指什么尺寸，举例说明之。
微米级(micro-M)（3μm、2μm［1985年］、1.5μm、1μm［1989年］）、亚微米级（submicro-SM）（0.7μm、0.5μm［1993年］）发展到深亚微米（deep submicro-DSM）（0.35μm［1997年］、0.25μm、0.18μm［2001年］、0.13μm），超深亚微米或亚0.1μm［2005年］（very deep submicro-VDSM ）。
VLSI设计基础14-1
VLSI设计基础-1.2
（ 9）
东南大学电子科学与工程学院
1.2.1 设计层次与设计方法
工艺与设计分离：设计中心和代工厂。代 工厂提供标准工艺，设计者只需按照标准 工艺流程与参数设计系统，代工厂就能够 确保设计的实现。 采用自顶向下（Top Down）和由底向上 （Bottom Up）的设计方法。
外部信号
能域变换
信号预处理
信号变换
驱动、伺服、能域变换
输出处理模块 驱动电路、特殊信号变换 电路/MEMS
信号变换
数字信号处理
算法模块 数字逻辑电路、MCU、MPU
VLSI设计基础-1 .1
（ 5）
东南大学电子科学与工程学院
1.1.2 模块与硬件
半导体传感器/MEMS 感知信息模块 模拟电路、信号变换电路 电信号处理与变换模块
1.2.1 设计层次与设计方法
简单的例子：准静态D触发器设计 选择CMOS工艺
时钟 CLK 1 0 数据输入 D X X 0 1 输出 Q(t+1) Q（t） Q（t） 0 1 输出非 QB （t+1） QB（t） QB（t） 1 0
↑ 功能描述 ↑ 逻辑结构设计 电路及器件参数设计 单元版图设计 版图合成
东南大学电子科学与工程学院
1.2.1 设计层次与设计方法
简单的例子：准静态D触发器设计
功能描述 逻辑结构设计 电路及器件参数设计 单元版图设计 版图合成
VLSI设计基础-1.2 （16）
东南大学电子科学与工程学院
1.2.1 设计层次与设计方法
简单的例子：准静态D触发器设计
（21）
东南大学电子科学与工程学院
第一章VLS知识点
第一章VLS知识点VLS（Very Large Scale integration）是指非常大规模集成电路技术，是现代集成电路技术的重要分支。
VLS技术的发展使得集成电路的规模大大增加，功能更加强大，性能更加优越。
本章将介绍VLS知识点的基础知识、设计原理、工艺和应用等方面的内容。
一、基础知识1.集成电路：将多个电子元件（如电晶体、电阻、电容等）集成到单个半导体晶片上的电路。
其主要特点是占用空间小、功耗低、可重复使用。
2.VLSI：非常大规模集成电路，是将成百上千个晶体管集成到一个微小的硅晶片上，使电路规模大大增加。
二、设计原理1.逻辑门电路：是通过逻辑门（与门、或门、非门等）来实现不同逻辑功能的电路。
逻辑门的输出结果仅与输入信号的逻辑关系有关。
2. 布尔代数：在逻辑门电路中，常用布尔代数来描述逻辑关系。
布尔代数是由数学家乔治·布尔（George Boole）创立的一种数学运算方法，用于描述逻辑关系和逻辑运算。
3.时序逻辑：逻辑电路的输出是由输入信号和时钟信号共同决定的。
时钟信号用于控制逻辑电路的工作时序。
三、工艺1.MOSFET：金属-氧化物-半导体场效应晶体管，是VLSI集成电路中常用的基本元件。
其主要特点是体积小、功耗低、噪声低、可靠性高。
2.CMOS：互补金属-氧化物-半导体技术，是一种集成电路制造工艺。
CMOS技术结合了NMOS（n型金属-氧化物-半导体场效应晶体管）和PMOS （p型金属-氧化物-半导体场效应晶体管）技术，具有功耗低、可靠性高的特点。
3.焊接技术：用于将船到的芯片和印刷电路板进行连接的一种技术。
常用的焊接技术有手工焊接、自动焊接、贴片焊接等。
4.接触孔技术：用于在不同层次的芯片之间进行电连接的一种技术。
接触孔技术将不同层次的芯片通过金属导线进行连接，实现不同层次之间的信号传输。
四、应用1.通信领域：VLSI技术的快速发展使得通信设备的功能大大增强。
在通信领域中，VLSI技术被广泛应用于芯片设计、信号处理、调制解调器等方面。
东南大学《VLSI设计基础》复习总结
4.2*动态 CMOS 设计——预充电求值（晶体管数目少，无比逻辑，开关速度快，但稳定性弱，开关 活动性大，动态功耗大）
第五章 时序逻辑门设计 (Sequential Logic) 5.1 引言——时序电路的时序参数、时序约束——建立时间约束 T tcq tplogic tsetup ，维持时间约束
主从边沿触发寄存器的时序参数：建立时间 tsetup 3tpd_inv tpd_tx ，寄存器延时 tcq tpd_inv tpd_tx ，维 持时间 thold 0 。 为降低时钟负载，减小时钟功耗，可使用 NMOS 传输管电路，但阈值损失会导致静态功耗；或使用 弱反馈有比电路，但增加了设计的复杂性。
于外部负载电容，延时不再随尺寸增大而减小）、电源电压越大，则延时越小。
3.4
功耗、能量和能量延时——动态功耗：充放电电容引起
Pdyn
C
V2
L DD
f01
C
V2
L DD
P01
f
，直流通
路引起 Pdp tscVDDIpeak f ，负载电容越小、电源电压越小、反转频率（开关活动性）越小，信号斜率
越大，则动态功耗越小；静态功耗： Pstat IstatVDD ，漏电流（亚阈值电流，漏极漏电流），阈值电压
提升性能，负偏差 δ 0 可减弱竞争，但反馈回路的存在会使时钟偏差反向）、时钟抖动(Clock Jitter)： T 2t jiter tcq tplogic tsetup （绝对抖动 t jiter 0 ）、时钟偏差和抖动共同影响： T δ 2t jiter tcq
VLSI导论复习
1 VLSI设计的层次以及每一层主要关注的对象，未来VLSI Design Flow and Abstraction; Future.Major levels of abstractionSpecification，技术规范设计用户提出对芯片用途、运行速度等的说明，规范多数是不完全的，只是一组要求Behavior，行为级设计行为描述比规范说明详细，规范通常用文字描述，而行为通常用可执行程序建模来描述Register-transfer，寄存器传输级设计系统的时间行为是完全确定的，一直每个时钟周期内的输入信号和输出信号而逻辑信号并不是以逻辑门形式给出的，系统功能由存储在抽象存储单元中的布尔函数来定义，从不而落就函数中仅仅能得到粗略的延时和面积估计Logic逻辑设计根据逻辑门、锁存器和触发器的布尔逻辑特性进行系统设计，尽管已知系统结构，但还是不能计算完全的精确延时Circuit电路设计由晶体管实现电路系统Layout版图设计及早前的最后一级设计，由版图提取出寄生电阻和电容，然后加到所描述的电路中，从而进行更精确的仿真。
FutureVLSI technology is going to 14nm, and will scale down to the limit of molecule or atom level (Stability?)– Power: Important for portable device to decrease leakage current.– Interconnect: When VLSI technology scale down, the delay of interconnect is more and more important, because the RC of interconnect is almost no changed (the switch time of transistor is decreased)– 3D transistor and 3D IC– Wafer level package–Design complexity: Integrated with biologic and optic device, and MEMS, and co-design with software, the ICs will be more intelligent --How to reuse?C-nanotube, successors?在碳纳米管的内部可以填充金属、氧化物等物质，这样碳纳米管可以作为模具，首先用金属等物质灌满碳纳米管，再把碳层腐蚀掉，就可以制备出最细的纳米尺度的导线，或者全新的一维材料，在未来的分子电子学器件或纳米电子学器件中得到应用。
VLSI设计基础复习
VLSI设计基础复习设计基础复习资料1.为什么（含）工艺成为主流工艺？其最大特点是什么？在微电子技术领域，集成电路的制造有两个主要的实现技术：双极技术与技术。
以其结构简单，集成度高，耗散功率小等优点，成为当今制造的主流技术。
其最大特点是耗散功率小。
2.说明器件的基本工作原理。
它与基本工作原理的区别是什么？器件基于表面感应的原理，是利用垂直的栅压实现对水平的控制。
它是多子（多数载流子）器件。
用跨导描述其放大能力。
双极型晶体管()是利用发射结、集电结成的体内器件，由基极电流控制集电极电流的两种载流子均起作用的器件。
用电流放大系数描述其放大能力。
3.为什么说硅栅工艺优于铝栅工艺？硅栅工艺是利用重掺杂的多晶硅来代替铝做为管的栅电极，使电路特性得到很大改善，它使下降1.1V，也容易获得合适的值并能提高开关速度和集成度。
硅栅工艺具有自对准作用，这是由于硅具有耐高温的性质。
栅电极，更确切的说是在栅电极下面的介质层，是限定源、漏扩散区边界的扩散掩膜，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。
另外，在源、漏扩散之前进行栅氧化，也意味着可得到浅结。
铝栅工艺为了保证栅金属与漏极铝引线之间看一定的间隔，要求漏扩散区面积要大些。
而在硅栅工艺中覆盖源漏极的铝引线可重迭到栅区，这是因为有一绝缘层将栅区与源漏极引线隔开，从而可使结面积减少3040%。
硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。
由于在制作扩散层时，多晶硅要起掩膜作用，所以扩散层不能与多晶硅层交叉，故称为两层半布线．铝栅工艺只有两层布线：一层铝布线，一层扩散层布线。
硅栅工艺由于有两层半布线，既可使芯片面积比铝栅缩小50%又可增加布线灵活性。
当然，硅栅工艺较之铝栅工艺复杂得多，需增加多晶硅淀积、等离子刻蚀工序，而且由于表面层次多，台阶比较高，表面断铝，增加了光刻的困难，所以又发展了以3N4作掩膜的局部氧化( ) 工艺，或称等平面硅栅工艺。
2VLSI设计基础-MOS器件与电路设计基础(王)
其中： 是沟道长度调制因子，表征了沟道长度调制的 程度，当不考虑沟道长度调制作用时， =0。
注意：在非饱和区，漏源电流-漏源电压关系是一 个抛 物线方程，当VDS→0时，忽略平方项的影 响，漏源电流-漏源电压呈线性关系。
Ids Vgs Vtn Vds
对应每一个VGS，抛物线方程的最大值发生在临 界饱和点VDS=VGS-VTN之处，当漏源电压继续增 加，则器件进入饱和区，这时的漏源电流与漏源 电压关系由沟道长度调制效应决定，下页图说明 了这样的关系。
一个极为重要的参数。
线性区
gm
I ds Vgs
| Vds,VbsC
n
tox
W L
Vds
饱和区
gm
I ds Vgs
| Vds,VbsC
n
tox
W L
| Vgs
VTn
|
从公式可以看出：NMOS晶体管的跨导与载流子的
迁移率μn、晶体管的宽长比(W/L) 成正比，与栅氧化 层的厚度成反比；同时，跨导还和器件所处的工作
3.1 半导体的表面场效应
在垂直于半导体表面的电场作用下，半导 体表面层中的载流子数目会发生变化，从而使 半导体的导电能力发生变化，这种效应称为半 导体表面场效应。
3.1.1 P型半导体
图 1 P 型半导体
该P型半导体体内的多数载流子 （即空穴）的分布是均匀的。
3.1.2 表面电荷减少
图 2 表面电荷减少
在Vds比较小（即Vds<Vgs-Vtn）时，电荷的运动速度 v与沟道区的电场强度Eds成正比。设沟道长度为L，则
n Eds
n
Vds L
电子从源极到漏极所需的时间 为：
VLSI总 复 习12
C=0，NMOS截止，
PMOS开漏输出； C=1，PMOS截止，
NMOS开漏输出。
VLSI设计基础 东南大学电子科学与工程学院
作业讲解（第6章）
1、（5）以二到一MUX为基本结构，设计一个实现X函 数的电路结构并请详细给出设计过程。
A AS S S B S S B S 0 A AS S S B S B S 0 S 0
最坏工作情况是
t r ,max 2 / 1 4 t f ,max 3 / 2 3
VLSI设计基础
东南大学电子科学与工程学院
作业讲解（第2章）
4、（9）假设NMOS管的VTN=1V，对于一个 NMOS传输门，如果VG=5.5V，Vi=5V，在 输出端传输得到的电压Vo将是多少？ 解：4.5伏。
X A A S 2 S1 S0 B S 2 S1 S0 B
2 1 0 1 0 2 2 0 1 1 0 2
VLSI设计基础
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作业讲解（第6章）
2、（8）假设倒相器的延迟时间为△，与非门的延迟时间为2△， 请画出A和B的波形，并加以说明。如果要求高电平不重叠，在此 电路基础上进行改进。
答案：
NMOS管最长路径宽长比为4/3，PMOS管最长路径宽长比 为10/2，代入迁移率比值，PMOS可比拟NMOS宽长比为2，最 长的上升时间与最长的下降时间的比值为1/2：3/4=2：3
VLSI设计基础
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作业讲解（第5章）
1、（2）试读下面4个版图，提取对应的电路，并对 电路的功能进行分析。
出哪个是最坏工作情况。
解：首先计算上拉网络的最大电阻和最小电阻。 最大电阻发生在仅有 F、 G、 D、 A 导通的情况， 串联导致的有效宽长比为 4/4=1， 因为 可以和 NMOS 管相比拟的总宽长比为 1/2。 最小电阻发生在所有 PMOS 管全导通情况，具体计算：FG 通道有效宽长比为 2，EGF 通 道有效宽长比为 6，DC 通道有效宽长比为 8，EGFDC 通道有效宽长比为 24/7，BEGFDC 通道有效宽长比为 52/7（7 又 3/7） ，总上拉网络有效宽长比为 52/20。因为 可以和 NMOS 管相比拟的总宽长比为 52/40
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VLSI设计基础复习资料1.为什么CMOS（含BiCMOS）工艺成为VLSI主流工艺？其最大特点是什么？在微电子技术领域，集成电路的制造有两个主要的实现技术：双极技术与MOS 技术。
CMOS以其结构简单，集成度高，耗散功率小等优点，成为当今VLSI制造的主流技术。
其最大特点是耗散功率小。
2.说明MOS器件的基本工作原理。
它与BJT基本工作原理的区别是什么？MOS器件基于表面感应的原理，是利用垂直的栅压V GS实现对水平I DS的控制。
它是多子（多数载流子）器件。
用跨导描述其放大能力。
双极型晶体管(BJT)是利用发射结、集电结成的体内器件，由基极电流控制集电极电流的两种载流子均起作用的器件。
用电流放大系数描述其放大能力。
3.为什么说硅栅工艺优于铝栅工艺？硅栅工艺是利用重掺杂的多晶硅来代替铝做为MOS管的栅电极，使MOS电路特性得到很大改善，它使|V TP|下降1.1V，也容易获得合适的V TN值并能提高开关速度和集成度。
硅栅工艺具有自对准作用，这是由于硅具有耐高温的性质。
栅电极，更确切的说是在栅电极下面的介质层，是限定源、漏扩散区边界的扩散掩膜，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。
另外，在源、漏扩散之前进行栅氧化，也意味着可得到浅结。
铝栅工艺为了保证栅金属与漏极铝引线之间看一定的间隔，要求漏扩散区面积要大些。
而在硅栅工艺中覆盖源漏极的铝引线可重迭到栅区，这是因为有一绝缘层将栅区与源漏极引线隔开，从而可使结面积减少30%-40%。
硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。
由于在制作扩散层时，多晶硅要起掩膜作用，所以扩散层不能与多晶硅层交叉，故称为两层半布线．铝栅工艺只有两层布线：一层铝布线，一层扩散层布线。
硅栅工艺由于有两层半布线，既可使芯片面积比铝栅缩小50%又可增加布线灵活性。
当然，硅栅工艺较之铝栅工艺复杂得多，需增加多晶硅淀积、等离子刻蚀工序，而且由于表面层次多，台阶比较高，表面断铝，增加了光刻的困难，所以又发展了以Si3N4作掩膜的局部氧化LOCOS (Local Oxidation Isolation for MOSIC) 工艺，或称等平面硅栅工艺。
4.画出MOS器件的输出特性曲线。
指出MOS器件和BJT输出特性曲线的异同。
双极性晶体管的输出特性曲线形状与MOS器件的输出特性曲线相似，但线性区与饱和区恰好相反。
MOS器件的输出特性曲线的参变量是V GS ，双极性晶体管的输出特性曲线的参变量是基极电流I B。
5.画出增强型(Enhancement) NMOS晶体管和耗尽型(Depletion)NMOS晶体管的输出特性曲线。
标出它们阈值电压V T(Threshold voltage)、夹断电压V P (pinch-off)的符号。
耗尽型NMOS晶体管夹断电压V P的符号为负。
增强型NMOS晶体管阈值电压V T的符号为正。
6.列出影响MOS晶的阈值电压V T的因素。
为什么硅栅NMOS器件相对于铝栅NMOS器件容易获得增强型器件？第一个影响阈值电压的因素是作为介质的二氧化硅(栅氧化层)中的电荷Q ss以及电荷的性质。
第二个影响阈值电压的因素是衬底的掺杂浓度。
第三个影响阈值电压的因素是由栅氧化层厚度t OX决定的单位面积栅电容的大小。
第四个对器件阈值电压具有重要影响的参数是栅材料与硅衬底的功函数差ΦMS的数值。
铝栅的ΦMS为-0.3V硅栅为+0.8V。
所以硅栅NMOS器件相对于铝栅NMOS 器件容易获得增强型器件。
7.写出MOS晶体管的线性区、饱和区和截止区的电流-电压特性方程。
何谓萨式方程？萨式方程就有MOS晶体管的电流-电压特性方程。
8.说明MOS晶体管的最高工作频率同栅极输入电容之间的关系。
MOS晶体管的最高工作频率栅极输入电容正比于栅区面积乘单位面积栅电容。
9.什么是MOS晶体管的衬底偏置效应？CMOS倒相器有衬底偏置效应吗？当MOS晶体管的源极和衬底不相连时，即V BS (Bulk-Source)≠0 的情况，由基本的pn结理论可知，处于反偏的pn结的耗尽层将展宽。
由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。
若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。
对器件而言，衬底偏置电压的存在，将使MOS晶体管的阈值电压的数值提高。
对NMOS，V TN更正，对PMOS，V TP更负，即阈值电压的绝对值提高了。
CMOS倒相器没有衬底偏置效应，但CMOS传输门有。
10.为什么通常PMOS管的(W／L)P 比NMOS管的宽长比(W／L)N大？大多少倍？因为有效电子迁移率比有效空穴迁移率约高出2.5倍，为保证导电因子相等，进而保证有对称的电流特性、跨导等，往往在设计输出级电路时，要求PMOS管的(W ／L)P 比NMOS管的宽长比(W／L)N大2.5倍。
11.NMOS传输门和PMOS传输门在传输高电平和低电平时，各有什么特点。
NMOS传输门在传输高电平时，有阈值电压损耗，NMOS传输门可以完全地传输低电平。
PMOS传输门在传输低电平时，有阈值电压损耗，PMOS传输门可以完全地传输高电平。
12.何谓三态逻辑？三态门是一种非常有用的逻辑部件，它被广泛地应用在总线结构的电路系统中。
所谓三态逻辑，是指该逻辑门除了正常的“0”、“1”两种输出状态外，还存在第三态：高阻输出态(Z)。
13.画出CMOS传输门的电路图，它有衬底偏置效应吗？CMOS传输门有衬底偏置效应。
14.电学设计规则包括哪些内容？包括3个方面，即工艺参数、晶体管的电学参数、电阻参数。
15.工艺对设计的制约包括哪些方面？l) 最小加工尺寸和集成度对设计的制约。
任何一条工艺线均有标称加工尺寸，这样的标称尺寸就决定了我们设计的MOS器件的沟道长度L。
另一方面，即使是具有相同的标称尺寸，在各图形具体的加工精度上还有差别。
工艺线的加工还有一个最大芯片尺寸(粗略地反应了集成度)的限制。
2)标准工艺流程对特殊工艺要求的制约。
通常是要求设计迁就工艺，如果不是特别的需要，设计者尽量地不要增加额外的工艺要求。
3)工艺参数对设计的制约。
由工艺决定的电路的重要参数有阈值电压、薄层电阻和单位面积电容等。
16.版图设计规则包括哪些内容？设计规则由两个子集组成：几何设计规则和电学设计规则。
几何设计规则给出的是一组版图设计的最小允许尺寸，设计者不能突破这些最小尺寸的限制，也就是说，在设计版图时对这些位置的版图图形尺寸，只能是大于或等于设计规则的描述，而不能小于这些尺寸，它是集成电路版图设计的依据。
这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的。
设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求。
电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据17.说明图4-4所示硅栅NMOS或非结构ROM的局部版图的区别。
图4-4(a)所示的硅栅NMOS或非结构ROM的版图，以多晶硅条为字线(图中水平线)，以铝线做位线(图中竖直线)，以n+扩散区做地线，并且地线间隔排列即采用共用地线(共用源区)结构，在需要制作NMOS管的字线、位线交叉点处做一个n+扩散区形成源漏，与水平硅栅构成NMOS晶体管。
图4-4(b)则显示了另一种结构的硅栅NMOS ROM。
与(a)图不同的是，它在所有的字线、位线交义点都制作NMOS管，所不同的是有的NMOS管能够在正常信号下工作，有的则不能工作。
它采用离子注入的方法，在不需要NMOS管的地方，预先在多晶硅下注入硼离子，使此处的衬底表面P型杂质浓度提高，使NMOS管的阈值电压提高到大于电源电压，这样，字线上的信号不能使此处的NMOS管导通，从而该NMOS管不起作用，达到选择的效果。
在这两种结构中值得注意的是，由于用扩散区做地线，为防止扩散电阻使地线的串联电阻过大，ROM块不能很大，对大容量ROM应分块处理。
18.说明采用离子注入方法确定晶体管选择的优点。
采用离子注入的方法确定晶体管的选择的优点是：结构简单，对不同的数据或逻辑，只需—块掩模版就可以加以确定；保密性好，由于离子注入采用的是光刻胶保护，注入完毕后去除光刻胶，在硅片表面不留图形痕迹。
19.说明如图所示采用标准CMOS结构MUX电路中，逻辑电平提升电路的工作原理。
逻辑电平提升电路是一个由倒相器和PMOS管组成的正反馈回路。
当NMOS 结构的MUX在传输高电平时，随着Z端电位不断地上升(对节点电容充电)，倒相器的输出电位不断地下降，使得PMOS管由原先的截止转向导通，加快了Z点电位的提升速度，这时，即使MUX中的NMOS管已经截止(因为阈值损耗)，通过导通的PMOS管仍然能够将Z点的电位提升到电源电压VDD。
另一方面，在MUX的输出端还同时得到了一个反相的信号，增加了逻辑运用的灵活性。
20. 依据下表，设计一个实现四种逻辑操作的电路，其中控制信号为K1K0，逻辑输入为A 、B ，当K1K0=00时，实现A 、B 的与非操作；当K1K0=01时，实现A 、B 的或非操作；当K1K0=10时，实现A 、B 的异或操作；当K1K0=11时，实现A 信号的倒相操作。
分析：首先，我们可以确定采用四到一MUX 能够实现所需的四种逻辑操作，接下来的任务是产生所需的四种控制编码C3~C0，同时，这四种控制编码又对应了A B ⋅A B ⋅A B ⋅A B ⋅()A ,B Z AB +AB ⋅BAB ⋅AAB A B ⋅+⋅AB ⋅AB ⋅A B A B ⋅+⋅AB A +BBA +BA +外部的二位控制信号K1K0，因此，该逻辑应由两部分组成：编码产生与控制逻辑和四到一的MUX 。
查表可知，当实现A 、B 与非操作时，C0~C3为1110；当实现A 、B 或非操作时，C0~C3为1000；当实现A 、B 异或操作时，C0~C3为0110；当实现A 信号倒相操作时，C0~C3为1010；21. 用或非-或非结构的PLA 设计一个实现四种逻辑操作的电路，其中控制信号为K1K0，逻辑输入为A 、B ，当K1K0=00时，实现A 、B 的与非操作；当K1K0=01时，实现A 、B 的或非操作；当K1K0=10时，实现A 、B 的异或操作；当K1K0=11时，实现A 信号的倒相操作。
解：依题意可知， ()()() 01010101010101010101A K K A B K K A B K K B A K K B K K A K K AK K A B A B K K B A K K B A K K Z ⋅⋅+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅+⋅⋅+⋅⋅=⋅⋅+⋅+⋅⋅⋅++⋅⋅+⋅⋅⋅=22.门阵列的单元库通常提供什么信息？门阵列的单元库可提供如下信息：(1)单元库具备单元电路图、逻辑图、功能描述、电学参数等电路单元信息，并以手册形式提供给ASIC设计者选用；(2)提供门阵列设计所需要的图形符号库，电路功能库、单元内部版图数据库，以供特定的CAD系统应用；(3)提供与工艺制造相关的资料、信息；(4)提供单元电路的几何尺寸、版图数据。