EDA技术实验资料
EDA实验指导书_2
EDA 技术与VHDL实验指导书通信实验室编制2012年9月实验一组合电路的设计 (3)实验二时序电路的设计.................................错误!未定义书签。
实验三8位全加器的设计................................错误!未定义书签。
实验四含异步清零和同步时钟使能的加法计数器的设计错误!未定义书签。
实验五十六进制七段数码显示译码器设计.错误!未定义书签。
实验六数控分频器的设计.............................错误!未定义书签。
实验七序列检测器的设计.............................错误!未定义书签。
实训一组合电路的设计一、实验目的熟悉QuartusⅡ的VHDL文本设计流程全过程, 学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
二、实验内容1: 首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤, 给出仿真波形。
最后在实验系统上进行硬件测试, 验证本项设计的功能。
2：将此多路选择器看成是一个元件mux21a, 利用元件例化语句描述一个双2选1多路选择器, 并将此文件放在同一目录中。
三、实验仪器ZY11EDA13BE型实验箱通用编程模块, 配置模块, 开关按键模块, LED显示模块。
四、实验原理1.2选1多路选择器的VHDL源代码ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;下图为本例2选1多路选择器的仿真图形2.双2选1多路选择器以下是部分参考程序:...COMPONENT MUX21APORT ( a, b, s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；...u1 : MUX21A PORT MAP(a=>a2, b=>a3, s=>s0, y=>tmp);u2 : MUX21A PORT MAP(a=>a1, b=>tmp, s=>s1, y=>outy);END ARCHITECTURE BHV ;五、实验报告:根据以上的实验内容写出实验报告, 包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。
EDA技术实验1-3
《EDA技术》实验一——熟悉Maxplus开发工具的设计流程一、实验目的1、掌握Maxplus开发工具的原理图输入的设计步骤及方法；2、初步学会用现成的中规模集成器件：数据选择器74151、译码器74138、计数器74160/74161等设计相关的组合逻辑及时序逻辑电路。
二、实验内容及要求1、数据选择器74151的应用（必做，具体要求见后）；2、译码器74138的应用（必做，具体要求见后）；3、计数器74160/74161的应用（至少必做其中一题，具体要求见后）；4、补充设计应用（选做，具体要求见后）。
三、设计提示（课堂讲解）1、讲解采用现成的中规模集成电路设计组合逻辑电路及时序逻辑电路的一般步骤和技巧；2、讲解数据选择器74151、译码器74138的引脚功能及使用技巧；3、讲解十进制计数器74160、十六进制计数器74161的引脚功能，并对复位法和置位法的使用方法加以描述；2.2.1 数据选择器74151的应用1、设计要求：用八选一数据选择器74151实现一个四位二进制数输入中含偶数个‘0’的判断电路，可附加必要的外围电路。
2、输入/输出信号情况：四位二进制数信号输入X[3..0]，判别信号输出F；3、设计文件命名为lianxi221.gdf。
4、对设计文件进行语法检查、项目编译，无误后加以仿真验证设计是否正确。
5、参考设计电路（略）2.2.2 译码器74138的应用1、设计要求：试用中规模的集成器件74138（3-8译码器），实现逻辑函数表达式，可以附加必要的门电路。
2、输入/输出信号情况：A、B、C为三个输入信号，输出信号为F；3、设计文件命名为lianxi222.gdf。
4、对设计文件进行语法检查、项目编译，无误后加以仿真验证设计是否正确。
5、参考设计电路（略）1.安装Maxplus工具软件，练习原理图输入设计及仿真方法（见下页图），可对照本次课程讲述内容进行；2.设计一个三输入的奇数检测电路，作出其原理图并建立仿真加以验证。
eda技术实验报告
eda技术实验报告EDA技术实验报告引言EDA（Electronic Design Automation）技术是电子设计自动化的缩写，是现代电子设计中不可或缺的一环。
它通过计算机辅助设计，提高了电路设计的效率和质量。
本文将介绍EDA技术的背景、应用和实验结果。
背景随着电子产品的不断发展，电路设计变得越来越复杂，传统的手工设计已经无法满足需求。
EDA技术的出现填补了这一空白。
它利用计算机的强大计算能力和算法，帮助设计师完成电路设计、仿真、布局和验证等工作。
应用1. 电路设计EDA技术的核心应用是电路设计。
通过EDA工具，设计师可以绘制电路图、选择器件、进行参数设置等。
EDA工具还可以自动进行电路优化，提高电路性能。
2. 仿真验证在电路设计完成后，需要对电路进行仿真验证。
EDA技术可以提供准确的仿真结果，帮助设计师分析电路的性能和稳定性。
仿真验证可以帮助设计师发现潜在的问题，提前解决。
3. 物理布局物理布局是将电路逻辑转化为实际的物理结构。
EDA技术可以自动进行物理布局，优化电路的面积和功耗。
物理布局的好坏直接影响到电路的性能和可靠性。
4. 电路验证在电路设计完成后，需要进行电路验证，确保电路的正确性和可靠性。
EDA技术可以自动进行电路验证，提供准确的验证结果。
电路验证可以帮助设计师发现设计缺陷，提高电路的可靠性。
实验设计在本次实验中，我们选择了一款EDA工具进行实验。
首先，我们设计了一个简单的数字电路，包括与门和或门。
然后，利用EDA工具进行电路仿真和优化。
最后，对电路进行物理布局和验证。
实验结果通过实验，我们得到了以下结果：1. 仿真结果显示，设计的数字电路在不同输入条件下均能正确输出结果，验证了电路的正确性。
2. 通过优化算法，我们成功提高了电路的性能，减少了功耗和面积。
3. 物理布局结果显示，电路的布局紧凑，满足了设计要求。
4. 电路验证结果显示，电路的功能和性能均符合设计要求，验证了电路的可靠性。
eda技术实验报告
EDA技术实验报告1. 背景介绍EDA（Exploratory Data Analysis）是指探索性数据分析，是数据科学和机器学习中一项重要的任务。
通过EDA技术，我们可以对数据集进行可视化和统计分析，从而深入了解数据的特征和结构，为后续的数据处理和建模提供指导。
2. 实验目的本实验旨在通过使用EDA技术来分析一个给定的数据集，并从中获取有价值的信息。
通过实践，我们将深入了解EDA技术的应用和优势。
3. 实验步骤步骤1：导入数据首先，我们需要将实验所需的数据导入到Python的数据分析库中。
我们可以使用pandas库读取数据集，并将其存储为DataFrame对象，以便后续的分析和处理。
import pandas as pd# 读取数据集data = pd.read_csv('data.csv')步骤2：数据概览在进行数据分析之前，我们先要对数据进行整体的了解。
我们可以通过以下几个步骤来获取数据的概览信息：1.查看数据的前几行，了解数据的结构和格式。
data.head()2.查看数据的基本统计信息，包括均值、标准差、最小值、最大值等。
data.describe()3.检查数据中是否存在缺失值或异常值。
data.isnull().sum()步骤3：数据可视化EDA技术的核心之一是数据可视化。
通过可视化数据，我们可以更直观地理解数据的分布和关系。
下面是几种常用的数据可视化方法：1.直方图：用于展示数值型数据的分布情况，可以帮助我们了解数据的集中趋势和离散程度。
data['column'].plot.hist()2.散点图：用于展示两个数值型变量之间的关系，可以帮助我们发现数据的相关性。
data.plot.scatter(x='column1', y='column2')3.条形图：用于展示类别型数据的分布情况，可以帮助我们比较不同类别之间的差异。
EDA实验报告(12份).pdf
实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
EDA实验内容及要求
EDA 实验题目实验一 MAXPLUS II软件开发环境的使用实验目的1.熟悉MAXPLUSII软件开发环境。
2.掌握EDA开发工具中数字逻辑电路的设计流程和基本步骤。
3.熟练掌握图形编辑器的使用方法。
4.熟练掌握一个设计的编译综合环节、器件设定与管脚绑定环节以及波形仿真环节。
实验内容与要求1.在图形编辑器中采用LPM图元设计一个4-16译码器，以decoder16.gdf命名保存。
将器件设定为EPM7128LC84-6。
输入D、C、B、A绑定到10,11,12,13管脚，输出Y0….Y15按顺序绑定到60至75管脚。
进行波形仿真，验证功能正确。
分析节点A到节点y15的最短延时。
(5分)2.在图形编辑器中，采用基本门电路设计一个一位的全加器，以FADDER.gdf命名保存。
器件设定为EPM7128LC84-6。
输入Ain、Bin、Cin（进位输入）分别绑定到Pin21、22、23，输出So、Co分别绑定到Pin41、42。
进行波形仿真验证其功能正确。
分析输入节点到输出节点的最短时间。
(5分)实验二图形编辑器与波形仿真器的综合使用(2)实验目的1.进一步熟悉MAXPLUSII软件开发环境与数字逻辑电路的设计流程和基本步骤。
2.掌握图形编辑器中总线的绘制与节点命名的方法，学习文本编辑器的使用。
3.熟练掌握输入时序的设计与编辑，学会通过波形仿真工具修改设计错误的技巧。
实验内容与要求1.在图形编辑器中设计一个3位的十进制加法计数器，以xxxcnt3.gdf命名保存(‘xxx’为您的姓名拼音首字母)。
器件设定为EPM7128LC84-6。
要求能够从0计数到999。
从999归零时产生一个高电平的报警信号。
进行波形仿真，验证功能正确。
分析此电路的最高计数频率。
(5分)2.修改这个计数器的归零值，使其计数到119就归零，增加异步清零功能，加法计数/减法计数控制功能。
(3分)3.在文本编辑器中使用VHDL语言设计一个D触发器,具有反向输出端。
EDA实验手册
EDA 实验手册实验一3-8线译码器的设计一、实验目的同3-8线译码器的设计，让同学们掌握组合逻辑电路的设计方法，熟悉Quartu s Ⅱ设计硬件电路的基本流程。
二、实验步骤1、新建一个工程，注意工程名、文件名还有实体名要一致。
2、新建一个VHDL文件，输入设计程序并保存。
3、对新建的VHDL文件进行语法编译。
4、进行仿真（也可以跳过这一步）。
5、进行引脚分配，并进行总编译。
6、将程序下载到实验箱，在实验箱上连线进行实验。
三、参考程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decoder3to8 isport(input:in std_logic_vector(2 downto 0);output:out bit_vector(7 downto 0));end decoder3to8;architecture behave of decoder3to8 isbeginoutput<="00000001" sll conv_integer(input);--用输入值来控制左移的位数end behave;四、实验要求1、仿真出3-8线译码器的实际波形。
2、根据实验结果画出3-8线译码器的真值表。
实验二十进制计数器的设计一、实验目的设计一个带使能输入、同步清零和同步加载功能的加1/减1计数器。
二、功能分析（1）同步清零端低电平有效，当其为低电平时，在下一个时钟上升沿来临时计数值清零，即清零功能与时钟同步。
（2）同步加载端低电平有效，当其为低电平时，在下一个时钟周期来临时将要加载的计数值读入计数器，然后将其置为高电平后，在读入的数的基础上加1或减1计数。
（3）使能输入端高电平有效，当其为高电平时正常计数，当其为低电平时停止计数。
（4）当计数方向控制端为高电平时加1计数，当其为低电平时减1计数。
EDA技术实验讲义
EDA/SOPC技术实验讲义陕西科技大学电气与信息工程学院目录4第一章 EDA_VHDL实验/设计与电子设计竞赛4 1-1、应用QuartusII完成基本组合电路设计5 1-2. 应用QuartusII完成基本时序电路的设计6 1-3. 设计含异步清0和同步时钟使能的加法计数器7 1-4. 7段数码显示译码器设计8 1-5. 8位数码扫描显示电路设计9 1-6. 数控分频器的设计10 1-7. 32位并进/并出移位寄存器设计10 1-8. 在QuartusII中用原理图输入法设计8位全加器11 1-9. 在QuartusII中用原理图输入法设计较复杂数字系统11 1-10. 用QuartusII设计正弦信号发生器13 1-11. 8位16进制频率计设计16 1-12. 序列检测器设计16 1-13. VHDL状态机A/D采样控制电路实现18 1-14. 数据采集电路和简易存储示波器设计19 1-15. 比较器和D/A器件实现A/D转换功能的电路设计20 1-16 移位相加硬件乘法器设计24 1-17 采用流水线技术设计高速数字相关器24 1-18 线性反馈移位寄存器设计25 1-19 乐曲硬件演奏电路设计28 1-20 乒乓球游戏电路设计32 1-21 循环冗余校验(CRC)模块设计33 1-22. FPGA步进电机细分驱动控制设计(电子设计竞赛赛题)34 1-23. FPGA直流电机PWM控制实验35 1-24. VGA彩条信号显示控制器设计37 1-25. VGA图像显示控制器设计37 1-26. 清华大学学生基于GW48PK2系统VGA图像显示控制器设计示例5则38 1-27. 直接数字式频率合成器(DDS)设计实验(电子设计竞赛赛题)39 1-28. 嵌入式锁相环PLL应用实验41 1-29. 使用嵌入式锁相环的DDS设计实验（200MHz超高速DAC的PLL测试42 1-30. 基于DDS的数字移相信号发生器设计(电子设计竞赛赛题)45 1-31. 采用超高速A/D的存储示波器设计(含PLL,电子设计竞赛赛题)46 1-32. 信号采集与频谱分析电路设计(电子设计竞赛赛题)46 1-33. 等精度数字频率/相位测试仪设计实验(电子设计竞赛赛题)48 1-34. FPGA与单片机联合开发之isp单片机编程方法49 1-35. 测相仪设计(电子设计竞赛赛题)50 1-36. PS/2键盘鼠标控制电子琴模块设计50 1-37. PS/2鼠标与VGA控制显示游戏模块设计50 1-38. FPGA_单片机_PC机双向通信测频模块设计50 1-39. 10路逻辑分析仪设计(电子设计竞赛赛题)51 1-40. IP核：数控振荡器NCO应用设计52 1-41. IP核：FIR数字滤波器应用设计53 1-42. IP核：FFT应用设计53 1-43. IP核：CSC VGA至电视色制互转模块应用设计54 1-44. IP核：嵌入式逻辑分析仪SignalTapII调用55 1-45. USB与FPGA通信实验56第二章 SOPC/EDA设计实验I56 2-1 用逻辑锁定优化技术设计流水线乘法器实验57 2-2 用逻辑锁定优化技术设计16阶数字滤波器实验59 2-3 基于DSP Builder的FIR数字滤波器设计实验60 2-4 基于DSP Builder的IIR数字滤波器设计实验60 2-5 基于DSP Builder的DDS与数字移相信号发生器设计实验62 2-6 m序列伪随机序列发生器设计实验63 2-7 巴克码检出器设计实验65 2-8 RS码编码器设计实验65 2-9 正交幅度调制与解调模型设计实验67 第三章 SOPC/EDA设计实验II67 3-1 基于MATLAB/DSP Builder DSP可控正弦信号发生器设计72 3-2 32位软核嵌入式处理器系统Nios开发实验73 3-3 设计一个简单的SOPC系统74 3-4 简单测控系统串口接收程序设计74 3-5 GSM短信模块程序设计75 3-6 基于SOPC的秒表程序设计77 3-7 Nios Avalon Slave外设（PWM模块）设计78 3-8 Nios Avalon Slave外设（数码管动态扫描显示模块）设计79 3-15 DMA应用和俄罗斯方块游戏设计79第四章 SOPC/EDA设计实验III ( NiosII系统设计 ) 79 4-1、建立NIOSII嵌入式处理器硬件系统87 4-2、NIOSII软件设计与运行流程94 4-3、加入用户自定义组件设计100 4-4、加入用户自定义指令设计103 4-5、FLASH编程下载104 4-6、设计DSP处理器功能系统104 4-7、AM调制电路设计105第五章液晶接口实验105 5-1 GDM12864A液晶显示模块接口开发111 5-2 HS162-4液晶显示模块与单片机的接口114 5-3 G240-128A液晶显示模块的接口115第六章 CPU及其结构组件设计实验115 6-1 复杂指令CPU设计122 6-2 8051/89C51单片机核于FPGA中实现实验124第七章模拟EDA实验124 7-1 模拟EDA实验及其设计软件使用向导（PAC _Designer使用）124 7-2 基于ispPAC80的5阶精密低通滤波器设计126 7-3 基于ispPAC10的直流增益为9的放大器设计129附录：GW48 EDA/SOPC主系统使用说明129 第一节：GW48教学系统原理与使用介绍，132 第二节：实验电路结构图137 第三节：超高速A/D、D/A板GW-ADDA说明138 第四节：步进电机和直流电机使用说明138 第五节：SOPC适配板使用说明139 第六节：GWDVPB电子设计竞赛应用板使用说明141 第七节：GWCK/PK2/PK3系统万能接插口与结构图信号/与芯片引脚对照表第一章EDA_VHDL实验/设计与电子设计竞赛1-1. 应用QuartusII完成基本组合电路设计(1) 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
EDA 实验指导书
EDA技术基础实验指导书海南大学信息学院编目录实验一MAX –plusII及开发系统使用 1 实验二高速四位乘法器设计7 实验三秒表的设计9 综合性设计性实验实验四序列检测器的设计12 实验五数字频率计的设计14 数字密码锁17 交通灯控制器182EDA实验指导书实验一MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。
三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面：1、实验器材集中化，所有实验基本上在一套实验设备上进行。
传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。
而做本实验时，只要在计算机上把不同的程序输进去，其它步骤所有实验都一致；2、实验耗材极小（基本上没有耗材）；3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单；4、下载后，实验结果清晰；5、实验仪器损耗少，维护简单；下面，我们就本套实验设备做一个简单的介绍。
3(一)Max+plusⅡ10.0的使用。
1、Max+PlusII软件的安装步骤：第一步：系统要求奔3CPU以上，128M内存以上，4G 以上硬盘，98 操作系统（98或Me操作系统才可以下载，其他操作系统下载必须安装驱动，否则只能仿真，如果大家只进行仿真的话，对系统没要求）第二步：安装点击安装可执行文件进行安装，安装完毕后会弹出一对话框，点击是或否都可以。
第三步：将安装文件夹中的License 文件夹打开，里面有一个License.bat 注册文件，将此文件复制到你的安装目录下（你的安装目录可放在任一个驱动器下，然后建立一个Max10的文件夹，将系统安装在此文件夹中，安装后此文件夹中会有三个文件夹）的任一个文件夹中，要清楚位置。
EDA技术实验指导书
《EDA技术》实验指导书面向专业：通信工程信息工程自动化电子信息工程电气工程及其自动化信息与通信工程学院2016年9月前言一、课程性质本课程是电子信息工程、通信工程、信息工程和自动化专业必修的专业实验课程。
通过本课程的教学，使学生掌握EDA技术的开发流程，学会利用以硬件描述语言为描述工具，以可编程逻辑器件为实现载体，在数字系统设计领域熟练应用EDA技术，使其具备研究和开发现代数字系统的能力。
二、专业安排本系统分为多个模块，适合通信工程、信息工程、自动化、电子信息工程、电气工程及其自动化等专业使用。
三、本书特点本实验指导书的特点是引入工程项目机制来管理实验项目，着重培养学生的方案设计、算法分析和现场调试能力，为培养卓越工程师打下坚实的基础。
目录前言 (I)第一章实验系统 (1)1.1 系统整体结构 (1)1.2 核心板 (1)1.3 基础扩展模块 (2)1.4 自动控制模块 (3)1.5 信号处理模块 (3)1.6 通信接口模块 (4)第二章开发平台简介 (5)2.1 Quartus II简介 (5)2.2 Quartus II开发流程 (5)第三章实验项目 (9)实验1 平台应用及全加器设计 (9)实验2 信号发生器设计 (11)实验3 数字电压表设计 (13)实验4 数字频率计设计 (16)实验5 交通灯控制器设计 (19)第一章实验系统1.1 系统整体结构本实验指导书采用的EDA综合实验开发系统是我院电子信息与通信技术实验教学中心自主研制，整体结构如图所示。
1.2 核心板核心板采用Altera公司的EP4CE22E22C8N芯片，具有低内核电压、低功耗的特点。
芯片内部具有22320个逻辑单元，594kbit RAM嵌入式储存器，66个嵌入式18×18乘法器，4组通用PLL。
1、DIP开关主要功能是控制高低电平，通过手动控制为系统提供稳定的逻辑信号。
系统总共提供了3位拨档开关，当开关的档位在上方时则输出高电平“1”，反之则为低电平“0”。
eda实验报告完整版
EDA实验报告焦中毅201300121069实验1 4选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M （A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
四、实验要求1．用硬件描述语言编写四位二进制码 比较器的源文件； 2．对设计进行仿真验证； 3．编程下载并在实验开发系统上进行 硬件验证。
EDA实验报告
海南师范大学物理与电子工程学院实验报告( ---- 学年第一学期)课程名称：专业班级：学号：姓名：实验一：原理图输入法设计与仿真实验时间：六、实验心得实验二七人表决器的设计3、引脚匹配实验三 显示电路设计一、实验目的1、学习7段数码显示译码器设计；2、学习VHDL 的多层设计方法。
二、实验仪器设备1、PC 机一台2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理1、七段数码显示工作原理（共阴极接法）7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。
2、显示代码概念 显示代码a b cdefg四、实验内容1、编写7段译码器VHDL 源程序。
2、在Quartus Ⅱ软件上编译和仿真。
3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。
4编程下载与硬件验证。
5、记录系统仿真和硬件验证结果。
五、实验结果：2、波形仿真图：4、 引脚锁定：六、实验心得： 其实本实验的显示我们在模电里面就学习过了，也用集成块进行过实验，本实验用程序加硬件完成。
真所谓条条道路通罗马！实验四 四位全加器一、实验目的通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。
EDA技术实验报告书写参考资料
实验一简单组合逻辑设计一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。
EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。
请参考前面第二章中关于“电源模块”的说明。
二、实验目的1、熟悉Max+Plus II下简单的VHDL文本方式设计。
2、学习使用JTAG接口下载逻辑电路到CPLD并能调试到正常工作。
3、熟悉数字电路集成设计的过程。
三、实验原理译码器是把输入的数码解出其对应的数码，例如：BCD至7段显示器执行的动作就是把一个四位的BCD码转换成7个码的输出，以便在7段显示器上显示这个十进制数。
译码器有N个二进制选择线，那么最多可译码转换成2N 个数据。
当一个译码器有N条输入线及M条输出线时，则称为N×M的译码器。
3×8译码器是依此而来。
3×8译码器真值表如下表所示：四、实验内容把译码器的输入接到拨码开关，输出端接8个LED灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3×8译码器的工作状态。
五、实验要求学习使用Max+Plus II的使用VHDL语言组成简单的数字逻辑电路。
六、设计框图及原理图首先判断使能端口EN 状态，当其满足高电平时，判断三个输入端口A2、A1、A0的状态来决定输出，如使能端口为低电平则固定输出不受三个逻辑输入A2、A1、A0的影响，使能有效时按照三个输入状态来决定八个输出的状态。
七、实验电路连线与使用操作A0、A1、A2：为独立扩展下载板上第53、47、46脚，内部已锁定，无需连线。
第一章EDA技术实验基础实验
第一章 技术实验基础实验实验一 用原理图输入法设计一位半加器一、实验目的.熟悉利用Ⅱ的原理图输入方法设计简单组合电路；.通过一个半加器的设计把握利用软件进行电子线路设计的详细流程；.学会对实验板上的进行编程下载，硬件验证自己的设计项目。
二、实验设备及器材配置机一台综合实验开发系统中：基本核心板模块、发光管显示模块、普通键盘模块、下载器、下载线、十针连接线根。
三、实验原理.根据真值表表写出电路的逻辑表达式表 一位半加器真值表其中, 为输入端口，与分别为半加器的和与进位。
其逻辑表达式为：o s a b =⊕ab Co =.根据逻辑表达式进行原理图设计。
注意：在进行原理图设计时，元件之间的连线应尽量避免与元件外的虚线框重合。
四、实验步骤：.为本项工程设计建立文件夹，注意文件夹名不能用中文，且不可带空格。
.根据半价器逻辑表达式进行原理图设计。
.对所设计的工程文件进行编译，排查错误。
.时序仿真，记录时序分析表。
.选择目标芯片。
.引脚锁定。
推荐锁定形式：输入接口选择核心板上接口，与普通键盘模块相连，连接后，可任意选择按键所对应的引脚（例如，选择和，它们所对应的引脚编号为和；输出接口选择核心板上接口，与发光管显示模块相连，连接后，课任意选择发光二级管所对应的引脚（例如选择和，它们所对应的引脚编号为和）。
注：输入输出接口可在核心板上十针接口中任意选择（白色接口除外），对应的引脚可在核心板上的引脚标注中查找。
.编程下载，观察硬件结果。
下载时请下载器形式请选择。
注：如下载后硬件调试没有通过，需重新检查连接，如果修改后重新进行下载，请将下载界面中原有的*文件删除，重新加载一次，然后再下载。
.撰写实验报告册，思考如何利用半加器设计一位全加器。
五、练习题. 请用本实验所作的一位半加器设计一位全加器。
要求利用原理图输入方式。
. 请利用一位全加器设计四位全加器。
要求利用原理图输入方式。
注：本练习主要使学生牢固掌握原理图输入设计方法，同时掌握设计中有关层次的基本概念。
EDA的实验报告
杭州电子科技大学实验报告实验课程名称实实班姓学指导教验验序内号容级名号师eda技术 1 分频器与频率计设计 123 吕文 123 黄某二○一四年 4月 18 日一、实验的目的与要求实验名称：分频器与频率计设计实验目的：1、初识verilog hdl语言熟练verilog 的语法2、学习quartus调用modelsim进行仿真3、掌握用fpga实现简易的分频器与频率计的原理与方法实验要求：1、设计一个可控分频器，输入20mhz或 12mhz 时钟（可选择其中一种），输出100hz~10khz，输出100hz ~ 10khz，输出频率数控可调（按键或者使用in-system sources and probes），输出波形占空比为50%，接蜂鸣器；2、设计一个简易频率计，输入为方波，测量频率的范围100hz ~ 9999hz ，测量精度<1%，频率计输出可以接数码管或者使用in-system sources and probes观察3、分频器输出接频率计的输入二、实验原理分频器的原理：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的”分频“。
频率计是对信号的频率进行测量并显示测量结果。
原理就是在1秒钟内对时钟计数，得到的数字就是频率大小。
频率计的设计是用一个标准的时钟20mhz来做参照，以1s钟为周期，为20000000个周期，同时定义一个计数的变量q ,当输入的端口出现上升沿的时候，变量加1，那么在一秒钟内cout的数值即为，该波形的频率。
最后将分频器的输出端口接入频率计的输入端口，用频率计来测量波形的频率大小，通过比较实际的频率fre1与测出来的频率大小fre2，就知道了该频率计的误差。
三、实验内容实验步骤 1、大概的把框架建起来，把思路想好2、先设计一个符合要求的分频器3、进行仿真，看效果3、再设计一个符合要求的频率计4、用modelsim进行仿真5、把这两部分连接起来，最后进行仿真得到结果6、得到频率计的测频误差本实验分频器的时钟是20mhz，分频出来的是100hz~10khz的波形，那么就定义一个变量当做分频比[17:0] div ,可以用按键来控制div的大小，继而实现分频出来的大小。
EDA实验报告
EDA实验报告一、实验目的本次 EDA 实验的主要目的是熟悉电子设计自动化（EDA）软件的使用，掌握数字电路的设计、仿真和实现流程，提高对数字逻辑电路的理解和设计能力。
二、实验设备与环境1、计算机一台2、 EDA 软件（如 Quartus II 等）三、实验原理1、数字逻辑基础数字电路中的基本逻辑门包括与门、或门、非门、与非门、或非门等。
通过这些基本逻辑门的组合，可以实现各种复杂的数字逻辑功能。
2、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，不存在存储单元。
常见的组合逻辑电路有加法器、编码器、译码器等。
3、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路的过去状态有关。
常见的时序逻辑电路有计数器、寄存器等。
四、实验内容1、设计一个简单的加法器使用基本逻辑门设计一个两位加法器，输入为两个两位的二进制数A 和 B，输出为它们的和 S 以及进位 C。
2、设计一个 4 位计数器实现一个 4 位的计数器，能够在时钟信号的上升沿进行计数，计数范围为 0 到 15。
3、设计一个数码管显示译码器将输入的 4 位二进制数转换为数码管的 7 段显示编码，实现数字 0 到 9 的显示。
五、实验步骤1、加法器设计（1）打开 EDA 软件，创建一个新的项目。
（2）使用原理图输入方式，绘制出加法器的逻辑电路图，包括两个半加器和一个或门。
（3）对设计进行编译，检查是否存在语法错误。
（4）创建仿真文件，设置输入信号的激励，进行功能仿真，观察输出结果是否符合预期。
2、计数器设计（1）在项目中新建一个模块，使用 Verilog HDL 语言描述计数器的功能。
（2）编写测试代码，对计数器进行仿真验证。
（3）将计数器下载到硬件开发板上，通过观察实际的输出结果验证其功能。
3、数码管显示译码器设计（1）同样使用原理图输入方式，设计数码管显示译码器的逻辑电路。
（2）进行编译和仿真，确保译码器的功能正确。
（3）将译码器与计数器连接起来，实现数码管的动态显示。
EDA技术实验报告
EDA技术实验报告实验⼀利⽤原理图输⼊法设计4位全加器⼀、实验⽬的：掌握利⽤原理图输⼊法设计简单组合电路的⽅法，掌握MAX+plusII 的层次化设计⽅法。
通过⼀个4位全加器的设计，熟悉⽤EDA 软件进⾏电路设计的详细流程。
⼆、实验原理：⼀个4位全加器可以由4个⼀位全加器构成，全加器的进位以串⾏⽅式实现，即将低位加法器的进位输出cout 与相邻的⾼位加法器的低位进位输⼊信号cin 相接。
1位全加器f-adder 由2个半加器h-adder 和⼀个或门按照下列电路来实现。
半加器h-adder 由与门、同或门和⾮门构成。
四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII 软件界⾯,掌握利⽤原理图进⾏电路模块设计的⽅法。
QuartusII 设计流程见教材第五章:QuartusII 应⽤向导。
2.设计1位全加器原理图（1）⽣成⼀个新的图形⽂件（file->new->graphic editor ）（2）按照给定的原理图输⼊逻辑门(symbol －>enter symbol)COCO 1S 2S 3S 4（4）为管脚和节点命名：在管脚上的PIN_NAME处双击⿏标左键，然后输⼊名字；选中需命名的线，然后输⼊名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建⼀个设计的符号，该符号可被⾼层设计调⽤。
3.利⽤层次化原理图⽅法设计4位全加器（1）⽣成新的空⽩原理图，作为4位全加器设计输⼊（2）利⽤已经⽣成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形⽂件（file->new->Other Files->Vector Waveform File），保存后进⾏仿真（Processing ->Start Simulation），对4位全加器进⾏时序仿真。
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实验项目一： Quartus II 9.0软件的使用1.实验目的本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。
2.实验内容（原理）利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。
Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。
3.实验所需仪器设备（或软件）、实验材料实验的硬件环境是：微机一台、GW48 EDA实验开发系统一套、电源线一根、十芯JTAG 口线一根、USB下载线一根、USB下载器一个实验的软件环境是：Quartus II 9.0软件4.实验步骤（基本要求）利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。
利用Quartus II 9.0软件实现引脚锁定和编译文件下载。
利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。
（1）工程的创建：File——New Project Wizard…出现新建创建新工程向导对话框，选择NEXT，之后选择工程存放的路径，并创建一个新文件夹，填写工程的名字（顶程实体名默认和工程名一样，自动填充）芯片任选一个，Finish。
（2）File——New——Block Diagram/Schematic File，之后保存File——save as ，按默认的顶层实体名保存。
（3）在原理图编辑界面双击，弹出器件选对窗品，在NAME栏下分别输入and2和XOR、，查找与门和异或门以及或门，按下面的连接方式，接成全加器，并放放输入和输出端口，分别分名为A、B、SO、CO。
（4）编译Processing——Start Compliation，或直接点击软件上方的编译图标，没有错误的话点击PROCESSing——Generate Functional Simulation Netlist。
（5）File——New——Vectorform File并保存。
在仿真文件一个一空白栏处右键，Insert——Insert Node or Bus…——Node Finder…点击List，将所有引脚列出，将左边栏内的引脚全部加到右边，并点击OK插入端口。
（6）利用这个工具编辑A、B的状态，设置输入的四种可能组合：00，01，10，11。
（7）Assignments——Settings…设置仿真类型为功能仿真，之后Processing——Start Simulation或采用软件上方的快捷图标（8）最终的仿真结果如下图所示：（9）引脚的绑定：Assignments-Pins,弹出引脚列表，在LOCAtion列表下，将引脚绑到对应的编号。
（10）最后下载程序。
Tools——Programmer。
弹出下载对话框，设置好下载的硬件方式，点击START开始下载程序。
5.实验结果分析（1）编译结果分析:图为半加器的电路原理图A和B是加数和被加数的数据端口，So是和值的数据输出端口；Co则是进位数据的输出端口,S o=A⊕B，Co=AB。
实验项目二：用原理图输入方法设计4位全加器1.实验目的本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的原理图输入方法、层次化设计的方法等内容。
其目的是通过一个4位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。
学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。
2.实验内容（原理）1在实验1的基础上，将半加器设计成全加器，再利用4个全加器构成一个4位的加法器3.实验所需仪器设备（或软件）、实验材料实验的硬件环境是：微机一台、GW48 EDA实验开发系统一套、电源线一根、十芯JTAG 口线一根、USB下载线一根、USB下载器一个实验的软件环境是：Quartus II 9.0软件4.实验步骤（基本要求）按照以上介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
建立一个更高的原理图设计层次，利用以上获得的1位全加器构成4位加法器，并完成编译、综合、适配、仿真、硬件测试。
（1）新建一个文件夹、新建一个工程，并将工程名保存为F_adder4，新建一个原理图文件保存为F_adder4，这个文件是最终的顶层实体。
用来设计最终的全加器。
（2）新件一个原理图文件，保存为H_adder，并设为顶层实体（Project——Set as Top_level Entity）按实验一的原理图连接，并编译仿真，并成成原理图符号（File——Creat/Update——Creat Symbol Files for Current File），用于调用接成全加器。
（3）新建一个原理图文件，并调用半加器（上一部生成的半加器在Project目录下）和或门，组成全加器。
连接好的全加器如图所示，同样要再加上三个输入端器命名为A、B、Ci和二个输出端口So和Co，再生成原理图符号，便于设计4位加法器时的调用。
（4）把F_adder4设为顶层实体，并调用4个全加器连成4位加法器。
依次将低位的Co接到高位加法器的Ci，并将放置5个输入端口和5个输出端口分别接到对应的端口，四个输入A和4个输入端口B分别命名为A[0]、A[1]、A[2]、A[3]和B[0]、B[1]、B[2]、B[3]。
输出的4个S命名为S[0]、S[1]、S[2]、S[3]，要注意高低位的顺序，还有将进位输入命名为Ci进位输出命名为Co。
设置仿真输出，用图标设计A和B的数据为计数方式，数据格式设为无符号十进制，CI设置部分为高电平部分为低电平。
之后开始仿真设置好A、B和Ci的输入数据，仿真的最终结果如下图所示：5.实验结果分析（1）仿真分析实验项目三：用文本输入法设计2选1多路选择器1.实验目的本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的使用方法、多层次电路设计、仿真和硬件测试等内容。
其目的是熟悉QuartusII的VHDL文本设计流程全过程。
2.实验内容（原理）2选1多路选择器真值表s a b yL L ×LL H ×HH ×L LH ×H H3.实验所需仪器设备（或软件）、实验材料实验的硬件环境是：微机一台、GW48 EDA实验开发系统一套、电源线一根、十芯JTAG 口线一根、USB下载线一根、USB下载器一个实验的软件环境是：Quartus II 9.0软件4.实验步骤（基本要求）首先利用QuartusII完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，然后进行仿真。
最后在实验系统上进行硬件测试，实际验证本项实验的功能。
将设计好的2选1多路多路选择器看成是一个元件mux21a，利用元件例化语句描述下图。
（1）新件一个文件夹，新建一个工程命名为MUXK，再新建一个VHDL 文件命名为MUXK，再新建一个VHDL文件命名为MUX21A，将先将MUX21A设置为顶层实体文件。
（2）编辑MUX21A，并进行编译，仿真，成功后进入下一步。
这是仿真果：（3）利用元器件例化语句调用MUX21A构成MUXK。
（4）仿真测试，新建一个仿真文件，将插入所有的端口，设置输入端口的数据，A1、A2、A3，用时钟工具设成不同的时钟信号之后开始仿真，仿真的结果如下图所示。
（5）利用Tools—Netlist Viewers——RTL Viewer 查看寄存器传输级的结构。
5.实验结果分析（1）程序分析（2）仿真分析实验项目四：用文本输入法设计60进制计数器1.实验目的本实验为综合性实验，综合了简单组合电路逻辑、时序逻辑电路和QuartusII的使用方法,多层次电路设计、仿真和硬件测试等内容。
其目的是熟悉QuartusII的VHDL文本设计流程全过程。
2.实验内容（原理）利用VHDL语言设计一个60进制计数器并将两个计数器进行级联，并对1HZ的时钟时行计数实现秒和分的计数。
对计数值采用四位共阳数码管进行动态显示，因此要再设计一个数码管的译码器和数码管的动态扫描控制器。
由于系统上的时钟是6MHZ的因此，还要设计一个分频器，输出两种频率信号，一种是1HZ的用于秒计数，另一种是1KHz的。
用于数码管动态扫描的控制。
最终将所有的VHDL文件生成原理图符号，在顶层实体的原理图文件进行连接，并绑定端口，下载下行硬件测试分析。
3.实验所需仪器设备（或软件）、实验材料实验的硬件环境是：微机一台、GW48 EDA实验开发系统一套、电源线一根、十芯JTAG 口线一根、USB下载线一根、USB下载器一个实验的软件环境是：Quartus II 9.0软件4.实验步骤（基本要求）利用QuartusII完成7段数码显示译码器、分频器、计数器、动态扫描控制器的文本编辑输入和仿真测试等步骤，最后在实验系统上进行硬件测试，实际验证本项实验的功能。
（1）首先设计数码管译码电路，利用CASE语句进行设计。
以下是译码器的部分程序。
CASE DATA ISWHEN "0000" => R_CODE:="0111111";--0WHEN "0001" => R_CODE:="0000110";--1WHEN "0010" => R_CODE:="1011011";--2WHEN "0011" => R_CODE:="1001111";--3WHEN "0100" => R_CODE:="1100110";--4WHEN "0101" => R_CODE:="1101101";--5WHEN "0110" => R_CODE:="1111101";--6WHEN "0111" => R_CODE:="0000111";--7WHEN "1000" => R_CODE:="1111111";--8WHEN "1001" => R_CODE:="1101111";--9WHEN OTHERS=>NULL;END CASE ;（2）设计一个数码管驱动控制器，主要功能是在时钟的控制下依次对数码管进行点亮实现动态描扫，首先设计一个计从0计数到3的计数器，之后采用CASE语句根据计数值去控制数码管的位选的段选。