VHDL设计初步

– is device independent – the same code can be applied to Device
manufactured by Company A or Company B
2020/4/14
5.1 多路选择器VHDL描述
5.1.1 2选1多路选择器的VHDL描述
【例5-1】
STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强 逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态； ‘W’ 表示弱未知的； ‘L’表示弱逻辑0； ‘H’表示弱逻辑1； ‘-’表示忽略。 注:在数字器件中实现的有其中4种,’X’（‘-’）、‘0’、‘1’、
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什么是VHDL？
Very high speed integrated Hardware Description Language (VHDL)
– 是IEEE、工业标准硬件描述语言 – 用语言的方式而非图形等方式描述硬件电路
• 容易修改 • 容易保存
– 特别适合于设计的电路有：
• 复杂组合逻辑电路，如：
5.1.2 VHDL相关语句说明
6. 结构体表达
【例5-7】 ARCHITECTURE arch_name OF e_name IS
(说明语句)
BEGIN (功能描述语句)
END ARCHITECTURE arch_name ； 或： 【例5-8】 ARCHITECTURE arch_name OF e_name IS
PROCESS (CLK)
BEGIN
IF CLK’EVENT AND CLK = ’1’ --边沿测试语句,有上升沿结果为true
THEN Q1 <= D ;
--if不完整条件语句
END IF; Q <= Q1 ;
--将内部的暂存数据向端口输出
END PROCESS ;
END20b20h/4v/1;4
• “ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job”
• but the designer can not control how the circuit implement
顺序语句：同普通软件，按排列顺序执行 并行语句：无论多少行，同时执行
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结构式：电路元件安装 结构 例程序5.1 行为式：功能和行为 相应结构 例程序5.2 算法式：电路和逻辑功能都不知（适用于高层模块，电路实现时可以有多
种不同的实现方案）例程序5.3
例 1 结构式 BEGING
u1:nand2 PORT MAP (a=>set,b=>qb,c=>q); u2:nand2 PORT MAP (a=>reset, b=>q, c=>qb);
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5.2.2 D触发器VHDL描述的语言现象说明
2. 设计库和标准程序包
使用库和程序包的一般定义表式是： LIBRARY <设计库名>;
USE < 设计库名>.<程序包名>.ALL ;
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ;
3. SIGNAL信号定义和数据对象
ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;
BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;
END ARCHITECTURE one ;
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并行语句用boolean方程表达
【例5-3】 ... ARCHITECTURE one OF
(说明语句)
BEGIN (功能描述语句)
END arch_name ；
7. 信号传输(赋值)符号和数据比较符号
A、y<=a 赋值 ； δ以后发生，理解为延时 ； 两边数据类型相同 B、S=‘0’比较；输出结果的数据类型BOOLEAN，取值TRUE OR FALSE(‘1’OR ‘0’)
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实体
结构体
端口定义 端口模式
数据类型 信号赋值符 条件比较符 延时
逻辑操作符 IF条件语句 并行条件语句 进程语句
顺序语句
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并行语句
文件取名
文件存盘
5.2 寄存器描述及其VHDL语言现象
5.2.1 D触发器的VHDL描述
【例5-9】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS
• ABEL, PALASM, AHDL:
–
“tell me what hardware you want and
I will give it to you”
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Why using VHDL instead of Graphic
• Easy to Modify • It is more powerful than Graphic • VHDL is a portable language because
ENTITY mux21a IS PORT( a, b : IN BIT ;
s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体
图5-1 mux21a实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE
VHDL程序基本结构
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VHDL Synthesis vs. other HDLs Synthesis
• VHDL: “tell me how your circuit should behave and I will give you hardware that does the job”
EDA & CPLD
第5章
• 原理图输入与 VHDL文本输入设计的区别
– Graphic is what you draw is what you get
• “ tell me what hardware you want and I will give it to you”
– VHDL is what you write is what functional you get
mux21a IS BEGIN y <= (a AND (NOT s))
OR (b AND s) ; END ARCHITECTURE one;
5.1.1 2选1多路选择器的VHDL描述
【例5-4】 ENTITY mux21a IS
PORT ( a, b, s: IN BIT; y : OUT BIT );
... p_name : port_m END ENTITY e_name;
data_type; data_type );
或：
【例5-6】 ENTITY e_name IS PORT ( p_name : port_m
... p_namei : port_mi END e_name;
data_type; data_type );
例 2 行为式 ARCHTECTURE rs_behav OF rsff IS BEGIN
q<=NOT (qb AND set); qb<=NOT(q AND reset); END rs_behav;
例 3 算法式 ARCHTECTURE rs_alg OF rsff IS BEGIN
ASSERT NOT (reset=“0” AND seRT “Input IS ’00’” SEVERITY error; IF set=‘1’ AND reset=‘1’THEN 输入为11，输出不变 ………. 2…020…/4/1…4
5.2.2 D触发器VHDL描述的语言现象说明
1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS('0','1');
STD_LOGIC数据类型定义：
TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-');
– 译码器、编码器、加减法器、多路选择器、地址译码器…...
• 状态机 • 等等……..
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VHDL的功能和标准
• VHDL 描述
– 输入端口 – 输出端口 – 电路的行为和功能
• VHDL有过两个标准：
– IEEE Std 1076-1987 (called VHDL 1987) – IEEE Std 1076-1993 (called VHDL 1993)
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顺序语句
5.1.1 2选1多路选择器的VHDL描述
四种描述方法
综合
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电路结构相同
5.1.1 2选1多路选择器的VHDL描述
图5-3 mux21a功能时序波形
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5.1.2 VHDL相关语句说明
1. 实体表达
93版
87版
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【例5-5】 ENTITY e_name IS PORT ( p_name : port_m