数字电路第五章触发器

数字电路第五章触发器
第五章触发器
组合逻辑电路和时序逻辑电路的区别：
1.功能上：任意时刻的输出仅取决于此时刻的输⼊？
2.电路结构上：是否含记忆（存储）元件？——触发器
5.1 概述
什么是触发器？
能够记忆1位⼆进制信号的基本单元电路
特点：1.有两个能⾃⾏保持的状态，⽤来表⽰0和1；2.根据输⼊信号可以置成0或1
分类
按触发⽅式：电平、脉冲、边沿
按逻辑功能：SR、JK、T、D
按存储数据的原理：静态：电路状态⾃锁（SRAM）动态：MOS管栅极输⼊电容上存储电荷（DRAM）
5.2 SR锁存器
“各种触发器电路的基本构成部分，不需要触发信号的触发”
⼀、电路结构与⼯作原理
⼯作原理：两个与⾮门接成反馈，引出输⼊端⽤来置0，1
定义：
Q Q'状态
101
010
Q是什么状态，锁存器就是什么状态
R D为置0输⼊端，S D为置1输⼊端
因此可以得到真值表如下：
之前犯蠢以为Q∗是Q′，然后想了半天想不明⽩，wsfw
R D S D = 0 是正常锁存器的约束条件
总的来说，在正常情况下，就是R D为1时，不管Q是个啥，都会把它置为0并保存下来。

S D为1时，不管Q是个啥，都会把它置为0并保存下来。

与⾮门组成的SR锁存器
注意与⾮门的两个输⼊端是低有效
⼆、动作特点
在任何时刻，输⼊都能直接改变输出的状态
5.3 电平触发的触发器
⼀、电路结构与⼯作原理
输⼊控制门+基本SR触发器
CLK是⼀个输⼊控制信号，当CLK为0时，这个是触发器不⼯作的，为1时，才可以⼯作。

因此只有触发信号CLK到达，S和R才起作⽤
⼆、动作特点
在CLK=1的全部时间⾥，S和R的变化都将引起输出状态的变化。

如果存在脉冲⼲扰（图中在S上），那么Q和Q'也会随着翻转。

因此抗⼲扰能⼒差。

这⼀块不是特别理解
带异步置位、复位端的电平触发SR触发器
在CLK的有效电平到来之前，可以通过对S′D R′D的输⼊，来把触发器置成指定的状态。

电平触发D触发器
这种⽅式的触发器⽤D来让其只有⼀个控制反转的输⼊的，因此D是单端输⼊信号，防⽌了S和R同时为1的情况出现，⽽将CLK为0时，则可以保证值的存储功能。

利⽤CMOS传输门组成的电平触发D触发器
当CLK为1时，改变Q Q‘的值，当CLK为0时，状态⾃锁。

可以看到它的随时间变化曲线如下。

5.4 脉冲触发的触发器
⼀、电路结构与⼯作原理
主从结构｜主从SR触发器
注意右图⾥⾯的那个符号，那个符号是代表下降沿Q变化。

当clk=1时，主按S、R翻转，从保持。

当clk下降沿到达时，主保持，从根据主的状态翻转。

因此每个clk周期，输出状态只可能改变⼀次，提⾼了可靠性。

2.主从JK触发器
为解除约束，即使出现S=R=1的情况下，Q*也是确定的。

可见，JK⽐SR多的是把Q与Q’状态引回了主的⾸部。

这样出现S=R=1的情况，会让Q与Q’的状态翻转。

Q=0时，只允许J=1的信号进⼊主触发器。

Q=1时，只允许K=1的信号进⼊主触发器。

可见，JK只⽐SR多了⼀个J=K=1的状态翻转。

多输⼊主从触发器
知道这个就OK
由于JK主从触发器只和最终状态有关，因此有抗⼲扰能⼒。

5.5 边沿出发的触发器
为了提⾼可靠性，增强抗⼲扰能⼒，让触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输⼊信号状态，与在此前、后输⼊的状态没有关系。

电路结构和⼯作原理
⽤两个电平触发D触发器组成边沿触发器
关于电平触发D触发器可以参考上⽂
clk=0时（绿⾊），Q保持，反馈通路接通，⾃锁。

clk上升后（红⾊），Q1状态将传送到Q，同时D信号被TG1阻隔。

动作特点
Q*变化发⽣在clk的上升沿，且仅取决于上升沿到达时输⼊的状态，与此前、后的状态⽆关。

5.6 触发器的逻辑功能及其描述⽅法
5.6.1 触发器按逻辑功能的分类
时钟控制的触发器中，由于输⼊⽅式不同、次态随输⼊变化的规则不同，因此可以分类。

⼀、SR触发器
1.定义：凡在时钟信号作⽤下，具有如下功能的触发器称为SR触发器。

2.特性⽅程
Q∗=S+R′Q
SR=0
3.状态转换图
4.符号
⼆、JK触发器
三、T触发器
T是⼀个翻转信号。

如果为1，则翻转Q。

四、D触发器
D信号为0时，会把输出状态设为0；D信号为1时，会把输出状态设为1.
Processing math: 100%。