第七章 电容版图设计
7 两级阻容耦合放大电路PCB图单面板设计
实验七、两级阻容耦合三极管放大电路 PCB 图单面板设计一、实验目的1.学会元件封装的放置2.熟练掌握 PCB 绘图工具3.熟悉单面板面印制板的手工布局、布线二、实验内容根据图 7-1设计和编辑两级阻容耦合三极管放大电路的PCB 图。
+VCC图 7-1 两级阻容耦合三极管放大电路的 PCB 图三、实验步骤1.启动 Protel 99 SE PCB，新建文件“ 两级阻容耦合三极管放大电路.PCB ”，进入 PCB 图编辑界面。
如图7-2所示.2.装入制作 PCB 时比较常用的元件封装库，如 Advpcb.ddb 或者Miscellaneoux.ddb 等。
(1) 单击“Browse PCB”按钮，进入PCB编辑界面；在PCB编辑器窗口内，单击“Browse”（浏览）窗内的下拉按钮，选择“Libraries”（元件封装图形库）作为浏览对象。
(2) 如果元件库列表窗内没有列出所需元件封装图形库，如PCB Footprints.lib，可单击“Add/Remove”按钮。
在如图7-3所示的“PCB Libraries”窗口内，不断单击“搜寻（I）” 下拉列表窗内目录，将Design Explorer 99\Library\PCB\Generic Footprints目录作为当前搜寻目录，在PCB库文件列表窗内，寻找并单击相应的库文件包，如Advpcb. ddb，再单击“Add”按钮，即可将指定图形库文件加入到元件封装图形库列表中，然后再单击“OK”按钮，退出如图7-3所示的“PCB Libraries”窗口。
图7-2 PCB编辑界面3.放置元件封装及其他一些实体，并设置元件属性、调整元件位置。
表 9 给出了该电路所需元件的封装形式、标号及所属元件库。
在PCB编辑器中，放置元件的操作过程如下：图7-3 PCB库文件列表窗(1) 单击“放置”工具栏内的“放置元件”工具，在如图7-4所示“Place Component”的窗口内，直接输入元件的封装形式、序号和注释信息。
锁相环电路的设计及相位噪声分析
和响应速度之间折衷考虑，相位裕度越大，系统越稳定，但是响应速度变慢。
这里取相位裕度为６０度。
同样的，这两个环路参数是估计出来的，在实际电路中仍然需要多次考虑。
最后根据上面的两个环路参数，利用第二章第六节的公式２－２２到２－２４可以计算出低通滤波器的电阻和电容的值大约为：Ｒ２＝１２Ｋ，Ｃ２＝１３８ＰＦ，ＣＩ＝１ＩＰＦ。
根据以上估算的参数可以将锁相环系统的幅频和相频特性曲线画出，如图４．２所示。
图４－２ＰＬＬ的幅频与相频特性曲线４．３锁相环系统级模型４．３．１Ｍａｔｌａｂ构造数学模型Ｍａｕａｂ是ＭａｔｈＷｏｒｋｓ公司开发的具有强大科学运算功能的数学工具，其中的软件包－－Ｓｉｍｕｌｉｎｋ是专门用于数学建模的工具。
通过建立锁相环系统的线性模型，如图４—３所示，分别建立环路中每个模块的传输函数，然后设置输入输出点。
该线性模型不仅可以分析系统的冲击响应和阶跃响应，还可以分析零极点与波特图。
冲击响应和阶越响应的模拟结果如图４－４所示，此模型可以很方便的修改参数，仿真速度非常快，模拟结果也非常直观，对于理解二阶系统的特性非常有帮助。
ｔ№啦＊血瞻呻目删ｅ，ｒａ口ａａｐ蝌ｍ鼬ｒｔｒａｒｔｉｍ＇哥缸眦ｈ恤啪蚓ｏｆ恤ＶＣＯ图４－３Ｍａｔｌａｂ建立ＰＬＬ的线性模型图４—４ＰＬＬ的阶跃响应与冲击响应４．３．２ＶｅｒｉｌｏｇＡ构造行为级模型ＶｅｒｉｌｏｇＡ语言是Ｖｅｒｉｌｏｇ硬件描述语言的扩展，主要用来描述模拟系统的结构和行为，包括电子，机械，流体力学和热力学系统等㈣。
下面给出ＶｅｒｉｌｏｇＡ描述锁相环的行为级模型，并应用Ｍｉｃａ进行仿真。
首先，以电阻的行为级模型为例，简单的说明一下ＶｅｒｉｌｏｇＡ语言的特点和应用。
、ｉｎｃｌｕｄｅ“ｄｉｓｃｉｐｌｉｎｅｓ．”’’ｉｎｃｌｕｄｅ“ｃｏｎｓｔａｎｔｓ．ｈ，’ｍｏｄｕｌｅｒｅｓ（ａ，ｂ）；ｉｎｏｕｔａ，ｂ；ｅｌｅｃｔｒｉｃａｌａ，ｂ；ｐａｒａｍｅｔｅｒｒｅａｌＲ２１．Ｏ：ａｎａｌｏｇｂｅｇｉｎＩ（ａ，ｂ）＜＋Ｖ（ａ，ｂ）／Ｒ；／／Ａｌｔｅｍａｔｉｖｅ：Ｖ（ａ，ｂ）＜＋Ｉ（ａ，ｂ）４Ｒ；第五章锁相环电路设计及模拟第五章锁相环电路设计及模拟５．１整体设计本章主要是关于锁相环的晶体管级电路的设计，不但详细的分析了电路的结构，而且给出了模拟结构及相关的解释。
版图设计课件 PPT
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
结论：对采用PN结隔离的双极IC基本工艺，与制作NPN 晶体管的基本工艺相比，只需增加外延工艺，当然工艺步 骤要增加不少。
一、双极集成电路工艺的基本流程
PN结隔离双极IC工艺基本流程
衬底材料(P型硅)－ 埋层氧化－埋层光刻 －埋层掺杂(Sb)外延 (N型硅)隔离氧化－隔离光刻 －隔离掺杂(B)－ 基区氧化－基区光刻 －基区掺杂(B)和发射区氧化－
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
(2) 光刻2：场氧光刻，又称为有源区光刻。将以后作为有源区区域的 氧(3化) 氧层化和氮层化生硅长层。保在留没，有其氮余化区硅域层的保氧护化的层区和氮化硅全部去除。 域（即场区）生长一层较厚的氧化层。图中 表面没有氧化层的区域即为有源区。
三、CMOS集成电路工艺流程
3. 生长栅氧化层和生成多晶硅栅电极 确定了有源区以后，就可以制作MOS晶体管。首先按下述步骤生长栅 氧化层和制作栅电极。 (1) 生长栅氧化层。去除掉有源区上的氮化硅层及薄氧化层以后，生长 一层作为栅氧化层的高质量薄氧化层。 (2) 在栅氧化层上再淀积一层作为栅电极材料的多晶硅。 (3) 光刻3：光刻多晶硅，只保留作栅电极以及起互连作用的多晶硅。 光刻后的剖面图如图所示。
电容设计详解
Safety Recognized Ceramic Capacitors Introduction
Disc cap Product Marketing July 2011
1
經銷商銷售 Disc cap (Jan. – May)
Disc Cap
Ratio (kk pcs)
Others, 39.41%
Foxconn, 2.85% New Kinpo, 3.14% LITE-ON, 3.69%
DELTA, 18.38%
冠捷, 8.19%
Samsung, 6.41% Chicony, 4.97% ASTEC, 4.72% 明緯企業, 4.22% 全漢, 4.02%
5
華科匯僑 安規產品之優勢
7.6%
(61/802)
華南區 經銷商 (kk pcs) 2.1%
(17/802)
華東區 經銷商 (kk pcs) 3.1%
(25/802)
Taiwan 經銷商 (kk pcs) 2.4%
(19/802)
Y cap
5.5%
(23/415)
2.4%
(10/415)
1.2%
(5/415)
1.9%
(8/415)
Y2009
Y2010
Y2011
Size Minuaturization (AC Safety Cap)
2nd Generation
3rd Generation
Y2012
Size Minuaturization (DC Hi-V Cap)
3-6KV SL/CH
HF Products (AC cap, Hi-V cap)
集成电路常用器件版图松柏书屋
❖ 图7.26：梳状二极管。
❖ 用作ESD的二极管的面积较大，且画成环形结 构。
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27
5.5 保护环版图
❖ 保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。
❖ 保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
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5.2 电阻常见版图画法
❖ 对于无法使用串、并联关系来构建的电阻， 可以在单元电阻内部取部分进行构建。
❖ 图7.18的实现方式。
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电阻匹配设计总结
❖ （1）采用同一材料来制作匹配电阻
电容值。
❖ 做在场氧区，电容值较小。
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5.3 电容版图设计
❖ （4）MIM电容 ❖ 金属层之间距离较大，因此电容较小。
❖ 减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21
❖ PIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。
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33
输入单元
输入单元主要承担对内部电路的保 护，一般认为外部信号的驱动能力足 够大，输入单元不必具备再驱动功能。 因此，输入单元的结构主要是输入保 护电路。
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34
输入单元版图
单二极管、电阻电路
双二极管、电阻电路
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layout 基础知识介绍
沟道长 金属布 (μm) 线层数
多晶 硅布 线层 数
电源 电压
(V)
W/L
阀值电压 （V）
NMOS PMOS
31级环 行振荡 器频率
(MHz)
0.35
3
0.6/0.40 0.54 -0.77
2 3.3
196.17
3.6/0.40 0.58 -0.76
MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层
集成电路设计基础
第七章 集成电路版图设计
华南理工大学 电子与信息学院 广州集成电路设计中心 殷瑞祥 教授
版图设计概述
• 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转 化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑 定义等有关器件的所有物理信息。
• 集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的 规则，这些规则是集成电路制造厂家根据自己的工艺特点而制 定的。不同的工艺，有不同的设计规则。
电阻的可变参数：电阻宽度(width)、电阻值(R)。
多晶硅电阻
多晶硅通过接触孔与第一层金属连接，该金属构成电阻的两
个电极，图中所示电阻最小宽度为2 λ=0.4μm。
第一层多晶硅的方块电阻值为7.4欧姆，每接触孔形成的电
阻为5.6欧姆。该多晶硅电阻一般为几十欧姆。
2.0
Poly
2.0 2.0
Metal1
1. 工艺参数：如每一层的厚度，深度…等。 2. 工艺流程：如每一步骤所需的时间。 3. 设计指导 (Design guide)：如告诉你如何加contact，如何用
library，如何用避免Latch Up…等 4. SPICE Parameters：SPICE的参数。一般还有分是那一种
集成电路版图设计基础电阻电容匹配
设长度为20um 和40um的电阻
若多晶硅刻蚀造成ΔL=0.2um，
则实际长度比为(20.2)/(40.2)=0.503，造成0.5%的失 配。因此，
把匹配电阻分成相同尺寸的电阻段消除工艺误差
分成2段，则实际长度比为 (20.2)/(20.2+20.2)=0.5
6
3 互联寄生
2021/3/11
如果方块电阻小， 导线电阻、通孔电阻不可忽略
若金属走线在电阻上方跨过，各电阻段上的金 属覆盖量不同会导致金属化诱发失配。
需要精确匹配的器件之间的缝隙不应该用来走线
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8、机械应力和封装偏移
2021/3/11
应力会引起硅电阻率变化，金属和陶瓷封 装应力最小，但成本高
硅和环氧树脂的热膨胀系数相差10倍，随 着器件冷却产生应力
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8、机械应力和封装偏移
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热梯度
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热分布的对称轴取决于功率器件的位置和方向
器件应该置于芯片的的轴上产生对称的热分布 ，尽可能远离匹配器件，倾向于中央，
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电阻布局 热匹配
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热电效应
2021/3/11
只要两种材料接触，就会形成接触电势差，半导 体金属的接触电势差受温度强烈影响，如果接触 发生在不同的温度，电阻两端表现为电势差。
每个单位电容最小宽度的导线连接上极板，保持每个 电容的导线电容相等。
11.不要在没有进行静电屏蔽的电容上走 线
导线和极板间的电容将引起匹配电容失配
12.优先使用厚氧化层电容
厚氧化层电介厚度失配比例小。
48
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13.电容放在低应力区域
避免放在四个角，中央应力最小，从中央到边缘的一 般的距离内应力小
chapt7 MOS电容-清华大学半导体物理
MOSFET是现代数字集成电路的核心器件。
MOSFET剖面图•MOSFET与半导体表面及半导体-绝缘层界面性质密切相关。
•MOSFET的核心部分是MOS(MIS)结构。
2半导体表面以及半导体－绝缘层界面性质；表面电场效应（是MOSFEF工作的基础）；MOS结构C-V特性。
4由于晶格周期性在表面处中断而出现的局（定）域于表面附近的电子态——表面态禁带中的电子态数等于表面原子数，表面原子面密度∼1015/cm 2，所以表面能级准连续地分布在禁带中。
总之，表面态起因于周期场在表面处中断；空间上定域于晶体表面；能级位于禁带中。
7.1.1 表面态§7.1 半导体表面和Si －SiO 2界面界面性质。
量级；离子。
界面态起源于界面处的。
界面态和表面态性质相似：位于Si-SiO101214151617达到最大且基本不变;19变化引起数量很大的2122V。
FB2324包括两部分：；V不很大s很小。
27对交流小信号ΔVQ n完全跟上ΔV g变化。
32scC-V是非平衡的瞬态特性333435若栅压V g 为一由V 1（积累）到V 2（强反型)的阶跃电压，则V =V 2下电容随时间的变化曲线称为MOS 电容的C -t 特性。
由MOS 电容的C -t 特性可求耗尽层少子寿命τ和表面复合速度S 。
，取“−”号，取“+”号i FB归一化平带电容与氧化层厚度及衬底掺杂浓度的关系。
贴片电容设计方法
贴片电容设计方法贴片电容是电子电路中常见的一种元件，用于存储和释放电能。
在设计贴片电容时，需要考虑许多因素，如尺寸、电容值、工作频率等。
以下是关于贴片电容设计方法的50条详细描述：1. 尺寸选择：要根据电路板的尺寸和电路设计的要求选择合适尺寸的贴片电容。
一般来说，尺寸可以从几毫米到几厘米不等。
2. 工作电压：根据电路的工作电压要求，选择贴片电容的额定工作电压，保证电容元件在工作时不会因电压过高而失效。
3. 电容值选择：根据电路的需求，选择合适的电容值。
可以通过相关公式计算得到，也可以根据经验进行选择。
4. 频率响应：考虑电路的工作频率范围，选择合适的贴片电容以保证其在整个频率范围内都能正常工作。
5. 负载能力：考虑电路中贴片电容的负载能力，尤其是在高频应用中，需要选择具有较高负载能力的贴片电容。
6. 温度特性：考虑贴片电容在不同温度下的特性表现，选择具有良好温度特性的元件以保证电路的稳定性。
7. 介质选择：根据电路环境和要求选择合适的介质材料，如陶瓷、聚合物等。
8. 焊接方式：考虑贴片电容的焊接方式，选择适合的焊接工艺，如表面贴装焊接（SMT）或插入式焊接。
9. 焊接温度曲线：确保在焊接过程中遵循贴片电容的温度曲线，控制好焊接温度和时间，避免因焊接过程导致元件损坏。
10. 电容降压：在大电压条件下，考虑电容的降压率，选择具有较低降压率的贴片电容。
11. 电磁干扰：在设计中考虑贴片电容的抑制电磁干扰的能力，以保证电路的稳定性和可靠性。
12. 电流承受能力：考虑电容的电流承受能力，选择能够满足电路需求的贴片电容。
13. 选择器件：根据上述要求，筛选出符合设计要求的贴片电容，可以参考厂家提供的参数和性能表。
14. 地线布线：布局设计时要注意贴片电容与地线之间的布线，尽量减小布线长度，提高抗干扰能力。
15. 避免共模干扰：在布线过程中，尽量将贴片电容与信号线相邻，并保持一定距离，避免共模干扰。
16. 避免温度过高：在布局设计时，避免将贴片电容安排在高温元件附近，以免影响其性能和寿命。
集成电路版图基础-电容
电容具有隔直通交的 特性，即直流电不能 通过电容，交流电可 以。
02
电容在集成电路中的作用
信号传递与处理
信号传递
电容在集成电路中充当信号传递 的媒介，通过电容的充放电过程 ，实现信号的传递和放大。
信号处理
电容还可以用于信号处理，如滤 波、混频、调制解调等，以实现 信号的变换和提取。
电源滤波
电源滤波电容用于平滑电源波动，提 高电源的稳定性。
频率响应表示电容在不同频率下的 表现。
VS
在高频电路中，电容的频率响应特性 对于电路性能至关重要。不同频率下， 电容的阻抗和相位角会有所不同，这 会影响电路的滤波、放大和振荡等性 能。
06
电容的版图设计实例
数字电路中的电容设计
总结词
数字电路中的电容设计主要关注的是减小电容值和减小寄生效应。
详细描述
由于材料的热膨胀和热传导等物理性质，电容器的电容值会随着温度的变化而变化。温度系数越小，表示电容值受温度影响 越小，稳定性越好。
电压系数
电压系数表示电容值随电压变化的程度。
当电容器施加电压时，两极板间的距离会发生变化，从而导致电容值的变化。电压系数越小，表示电 容值受电压影响越小，稳定性越好。
频率响应
优化热设计
在布局电容时，应考虑散热问题， 合理安排电容的位置和方向，以 便更好地散热。
04
电容的制造工艺
薄膜淀积工艺
物理淀积
利用物理过程，如溅射、蒸镀等，将材料淀积在 衬底上形成薄膜。
化学气相淀积
通过化学反应，在衬底上生成固态薄膜。
液相淀积
利用溶液或熔融状态的材料，通过涂覆、旋涂等 方式在衬底上形成薄膜。
在数字电路中，电容主要用于存储电荷和提供滤波功能。为了减小电容值，通 常采用较薄的介质层和增加电极间距的方法。此外，为了减小寄生效应，应尽 量减小电极与连线之间的耦合电容。
第七章 MOS管模拟集成电路设计基础
2. 以多晶硅作为下极板的MOS电容器 以多晶硅作电容器下极板所构造的MOS电容器是无极性电
容器，如下图所示。这种电容器通常位于场区，多晶硅下极板 与衬底之间的寄生电容比较小。
（a）金属做上极板 （b）多晶硅做上极板 图7.2.3 多晶硅为下极板的MOS电容器结构
3.薄膜电容器 在某些电路中，需用较大的电容或对电容有某些特殊要求，
7.2 MOS模拟集成电路中的基本元器件
7.2.1 模拟集成电路中电阻器----无源电阻和有源电阻
1. 掺杂半导体电阻 (1)扩散电阻
所谓扩散电阻是指采用热扩散掺杂的方式构造而成的电阻。 这是最常用的电阻之一，工艺简单且兼容性好，缺点是精度稍 差。 (2)离子注入电阻
同样是掺杂工艺，由于离子注入工艺可以精确地控制掺杂 浓度和注入的深度，并且横向扩散小，因此，采用离子注入方 式形成的电阻的阻值容易控制，精度较高。
社，2004年5月（21世纪高等学校电子信息类教材）.
第七章 MOS管模拟集成电路设计基础 7.1 引言
1、采用数字系统实现模拟信号处理 现实世界中的各种信号量通常都是以模拟信号的形式出现
的，设计一个电路系统的基本要求，就是采集与实现系统功能 相关的模拟信号，按系统的功能要求对采集的信号进行处理， 并输出需要的信号（通常也是模拟量）。
1、电流偏置电路
在模拟集成电路中，电流偏置电路的基本形式是电流
镜。所谓的电流镜是由两个
或多个并联的相关电流
支路组成，各支路的电
流依据一定的器件比例
关系而成比例。
Hale Waihona Puke 1) NMOS基本电流镜NMOS基本电流镜
由两个NMOS晶体管组 成，如图7.3.1所示。
图7.3.1 NMOS基本电流镜
集成电路版图基础-电容
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13
由于集成电路中电容器上下极板交错 分布，面积不等，极板边缘效应更加 明显
为了减小边缘电容的影响，版图设计 中尽量不拆分电容
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14
关于实验
一次版图分析实验，三次版图设计实验 版图分析实验报告应有实验结果为分析所
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11
（3）叠层电容器
利用metal1或第二层多晶硅覆盖在 第一层多晶硅之上形成第三层极板， 增大电容值。
金属-多晶硅-扩散区电容
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3、电容值误差——边缘电容
理想平板电容器的电场线是直线，但实际 情况下，在靠近边缘地方的会发生弯曲， 越靠近边缘，弯曲越严重。称为极板边缘 效应。
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6
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7
2、MOS集成电路中常用的电容：
（1）扩散电容
单层多晶工艺使用的方法。淀积多晶硅前先掺 杂下电极板区域，再生长栅氧化层和淀积作上 电极的多晶硅
多晶硅-扩散区电容器；N阱电容
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8
N阱电容的优缺点
单位电容值大 电容值随上极板（多晶硅栅）上的
电压改变而改变
N阱与P型衬底之间形成平行极板， 产生寄生电容
集成电路版图基础 ——电容版图设计
光电工程学院 王智鹏
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1
一、电容概述
电容器，能够存储电荷的器件。 单位：法拉（F）
两块导电材料中间存在绝缘介质就会形成电容
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2
电容充电
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3
二、MOS集成电路中的电容器
MOS集成电路中的电容器几乎都是平板电 容器。平板电容器的电容表示式：
集成电路版图设计与工具
第7章集成电路版图设计• 版图是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。
• 集成电路制造厂家根据这些信息来制造掩膜。
根据复杂程度，不同工艺需要的一套掩膜可能有几到几十层。
一层掩膜对应一种工艺制造中的一道或数道工艺。
掩膜上的图形对应着芯片上器件或连接物理层的尺寸。
因此，版图上的几何尺寸与芯片上物理层尺寸直接相关。
• 由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
因此不同的工艺，就有不同的设计规则。
1• 版图设计准则：—匹配—抗干扰—寄生的优化—可靠性• 设计者只有得到了厂家提供的规则以后，才能开始设计。
严格遵守设计规则可以极大的避免由于短路、断路造成的电路失效、容差及寄生效应引起的性能恶化。
版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。
很多集成电路的设计软件都有设计版图的功能。
2集成电路版图设计与工具7.1 7.2工艺流程版图几何设计规则7.3 7.4 7.5 7.6 7.7版图图元版图设计准则电学设计规则与布线芯片的版图布局版图设计的注意事项37.1工艺流程版图中的工艺层通常是版图设计者定义工艺的抽象工艺层，它们并不一一对应于芯片制造时所需要的掩膜层。
芯片制造时所需要的掩膜层是由抽象工艺层给出的版图数据经过逻辑操作（“与”、“或”、“取反”）获得。
4沟道长/ m 金属布线层数多晶硅布线层数电源电压/v 阈值电压31级环形振荡器频率/MHz 0.3532 3.3W/LNMOS PMOS 196.170.6/0.40.54-0.773.6/0.40.58-0.76TSMC 的0.35μmCMOS 基本特征沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数MOSIS 对应TSMC 0.35 mCMOS 工艺定义的全部工艺层5上华0.6um DPDM CMOS 工艺拓扑设计N-wellactive P+ implantN+ implant poly1metal1contactviametal2poly2High Resistor• 芯片加工：从版图到裸片制加7.2版图几何设计规则版工是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？6所设计的版图：7加工后得到的实际芯片集成电路的制造必然受到工艺技术水平的限制和器件物理参数的制约。
第七章电容版图设计
Copyright by Huang Weiwei
布线电容
每层互连线都与上一层金属和下一层金属垂直可 以减小重叠电容，但是这样会增加布线的复杂度。
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
布线电容
W
杂散电容变化率
T L
华侨大学电子工程系
Copyright by Huang Weiwei
电容的寄生效应
B D1
C/E D3
R2 衬底
R1 D2 D4
结电容等效模型
R2 G
D/S/B
D1 R3 衬底
R1 D2
MOS或栅氧电容等效模型
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
多晶硅栅作为电容下极板，电阻多晶硅层作为电容上
极板。
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
各种电容比较
Poly2
PIP电容
Poly2
Poly1 点阵结构接触孔
Poly1 叉指结构接触孔
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
各种电容比较
BOI
C1
MOS电容
C2
N+ P N-epi
P-sub
可以把MOS电容的下极板（发射区）制作在与上极板 相连的基区中。该结构使发射结电容和MOS电容并联，获 得更大单位面积的电容，称为堆叠电容。
电容的模型、选型、容值计算与PCB布局布线
电容的模型、选型、容值计算与PCB布局布线1电容结构及模型1.1模型电容的基本公式是：式(1)显示，减小电容器极板之间的距离(d)和增加极板的截面积(A)将增加电容器的电容量。
1.2寄生参数与阻抗的频率特性电容通常存在等效串联电阻(ESR)和等效串联电感(ESL)二个寄生参数。
图2是电容器在不同工作频率下的阻抗(Zc)。
1.2.1降低去耦电容ESL的方法去耦电容的ESL是由于内部流动的电流引起的，使用多个去耦电容并联的方式可以降低电容的ESL影响，而且将两个去耦电容以相反走向放置在一起，从而使它们的内部电流引起的磁通量相互抵消，能进一步降低ESL。
（此方法适用于任何数目的去耦电容，注意不要侵犯DELL公司的专利）1.3不同电容的参数特性电解电容器一般都有很大的电容量和很大的等效串联电感。
由于它的谐振频率很低，对低频信号通过较好，而对高频信号，表现出较强的电感性，阻抗较大，所以只能使用在低频滤波上。
同时，大电容还可以起到局部电荷池的作用，可以减少局部干扰通过电源耦合出去。
钽电容器一般都有较大电容量和较小等效串联电感，因而它的谐振频率会高于电解电容器，并能使用在中高频滤波上。
瓷片电容器电容量和等效串联电感一般都很小，因而它的谐振频率远高于电解电容器和钽电容器，所以能使用在高频滤波和旁路电路上。
由于小电容量瓷片电容器的谐振频率会比大电容量瓷片电容器的谐振频率要高，因此，在选择旁路电容时不能光选用电容值过高的瓷片电容器。
1.4电容并联改善特性为了改善电容的高频特性，多个不同特性的电容器可以并联起来使用。
图 3 是多个不同特性的电容器并联后阻抗改善的效果。
1.4.1电容并联时注意封装在为每个电容选择封装类型时必须谨慎。
通常BOM表中会规定所有的无源元器件都要选用相同的尺寸，如都用0805电容。
图10为三只电容并联后的阻抗与频率关系。
由于每只电容采用相同的封装，故它们的高频响应相同。
实际上，这就抵消了更小电容的采用！相反，封装尺寸应该随同电容值一起微缩，见图11。
Altium Designer 16电路设计 第七章 PCB设计入门
9
第一章
表面贴片元件的封装与插装技术元件封装有较大的区别。下面简单介绍一 下,贴片电阻和贴片电容在外形上非常相似，所以它们可以采用相同的引脚 封装，常用贴片电阻、电容的封装如图所示。
图 7-9 贴片电阻、电容的封装 2012-0805表示封装的尺寸， 2012是公制单位，0805 是英制单位，一般数字前两位表示焊盘间距，后面两 位表示焊盘大小2012-0805表示焊盘间距为 2.0mm(80mil)，焊盘大小大约是1.2mm(50mil)
14
第一章
7.4 电路板常用名词
1、导线 铜膜导线也称为铜膜走线，简称导线，用于连接各个焊盘和过孔， 印制导线的质量体现在其宽度（Width）和导线之间的间距（Clearance）2个方面。导线 宽度参数有导线设计宽度及其允许偏差、最小线宽等；导线间距主要由电气安全要求、 生产工艺的精度和导线间所承受的电荷的大小。 、焊盘、过孔、铜膜导线、飞线 2、焊盘（Pad）。用于放置焊锡,以便焊接元件引脚导线， 印刷电路板上所有元器件的电气连接都是通过焊盘来实现的，由于焊盘工艺不同，焊盘 一般可以分为两种类型，一种是非过孔焊盘(单面板、SMT工艺)；另外一种是过孔焊盘 （双层板、多层板） 对于有过孔的焊盘，其尺寸主要体现在过孔的直径和焊盘的直径， 如果元件库已经提供了所用元件的封装模型，则在PCB中放置元件，系统会自动导入对 应的元件封装、编号等标志。 3、过孔（Via）是用来实现双层板或多层板相邻层之间的电气连接，是多层PCB板的重要 组成部分之一，从工艺制作流程来分，过孔一般分三类：通孔（Through via）从顶层贯 通到底层为通孔；盲孔（Blind via）从顶层通到内层或从内层到底层为盲孔；内层间的 埋孔（Buried via）。 4、飞线：在PCB的自动布线时，有供观察用的类似橡皮筋的网络连线，它在形式上表明 了各个焊盘间的连接关系，并没有实际的电气连接关系。
集成电路版图设计基础电阻电容匹配共51页文档
6、法律的基础有两个，而且只有两个……公平和实用。——伯克 7、有两种和平的暴力，那就是法律和礼节。——歌德
8、法律就是秩序，有好的法律才有好的秩序。——亚里士多德 9、上帝把法律和公平凑合在一起，可是人类却把它拆开。——查·科尔顿 10、一切法律都是无用的，因为好人用不着它们，而坏人又不会因为它们而变得规矩起来。——德谟耶克斯
ቤተ መጻሕፍቲ ባይዱ
31、只有永远躺在泥坑里的人，才不会再掉进坑里。——黑格尔 32、希望的灯一旦熄灭，生活刹那间变成了一片黑暗。——普列姆昌德 33、希望是人生的乳母。——科策布 34、形成天才的决定因素应该是勤奋。——郭沫若 35、学到很多东西的诀窍，就是一下子不要学很多。——洛克
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Poly1 Metal1
Sandwich电容 电容
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电容类型
结电容
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电容的变化
工艺偏差
MOS电容中，电介质是单晶硅上的一层二氧化硅薄膜， 电容中，电介质是单晶硅上的一层二氧化硅薄膜， 电容中 薄膜厚度很小，现代CMOS工艺中栅氧化层的偏差一般在 薄膜厚度很小，现代 工艺中栅氧化层的偏差一般在 20%以内。 以内。 以内 在多晶或金属电极上淀积或生长的电介质比较难控制。 在多晶或金属电极上淀积或生长的电介质比较难控制。 介质层的介电常数除了和厚度有关外， 介质层的介电常数除了和厚度有关外，还与淀积的介质层成 分有关，氧化物-氮化物 氧化物结构的电介质很容易变化， 氮化物-氧化物结构的电介质很容易变化 分有关，氧化物 氮化物 氧化物结构的电介质很容易变化， 偏差至少在20%。 偏差至少在 。 结电容由基极和发射极扩散形成， 结电容由基极和发射极扩散形成，由于硅的介电常 数比较大，单位面积的电容也大于薄膜电容， 数比较大，单位面积的电容也大于薄膜电容，平板结构 的结电容偏差一般再20%，梳状的电容偏差为 的结电容偏差一般再 ，梳状的电容偏差为30%。 。
集成电容有明显的寄生效应， 集成电容有明显的寄生效应，相对理 想的电容由两块大平面板电极间的静电作 用产生。 用产生。这些相同的极板也会与集成电路 的其它部分产生静电耦合， 的其它部分产生静电耦合，产生不希望的 寄生效应。一般而言， 的寄生电容比 的寄生电容比C2 寄生效应。一般而言，C3的寄生电容比 为了减小C3寄生电容 寄生电容， 小，为了减小 寄生电容，除了与电容相 连的导线， 连的导线，一般不要让其它引线从电容上 跨过，否则会增加不需要的电容， 跨过，否则会增加不需要的电容，而且存 在引发噪声耦合的可能。 在引发噪声耦合的可能。有时出于改进匹 配减小串接电阻的考虑，在上极板加M1， 配减小串接电阻的考虑，在上极板加 ， C3的影响会变得明显。 的影响会变得明显。 的影响会变得明显
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电容的寄生效应
R1 B D1 C/E D3 R2 D4 D2 D/S/B D1 R3 R1 D2 R2 G
MOS
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各种电容比较
发射结电容
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各种电容比较
NBL
发射结电容
如果阳极和衬底 电势相连， 电势相连，那么基区扩 散可以进入隔离区以节 省版图面积。 省版图面积。图中版图 从中间公共隔离岛/发 从中间公共隔离岛 发 射区接触伸出叉指。该 射区接触伸出叉指。 布局有利于减小叉指长 度和寄生电阻。 度和寄生电阻。
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本章主要内容
布线寄生容匹配布局
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电容的寄生效应
C3 C1
C2
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各种电容比较
版图设计者需要确 定是使用平板电容还是 梳状电容。 梳状电容。如果知道面 电容和边电容时， 电容和边电容时，可以 估算是那种版图的面积 更小。 更小。如果不知道面电 容和边电容， 容和边电容，则趋向于 选择面电容， 选择面电容，因为梳状 电容电容值对边电容的 依赖性更大， 依赖性更大，而边电容 很难通过推导计算得出。 很难通过推导计算得出。
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电容的变化
电压调制
栅压相当背栅为负时，体硅中的多数载流子被向上抽取并在氧化层下积累， 栅压相当背栅为负时，体硅中的多数载流子被向上抽取并在氧化层下积累， 此时电容由器件的栅介质决定。 此时电容由器件的栅介质决定。 栅正偏时，多数载流子被排斥从而远离表面，并形成耗尽区，随着偏压增大， 栅正偏时，多数载流子被排斥从而远离表面，并形成耗尽区，随着偏压增大， 耗尽区加宽，电容减小。 耗尽区加宽，电容减小。 栅压等于阈值电压时，从体硅中抽取少子，使表面反型，反型层形成后， 栅压等于阈值电压时，从体硅中抽取少子，使表面反型，反型层形成后，偏 压增加只是增加少子浓度，不会影响耗尽区宽度。 压增加只是增加少子浓度，不会影响耗尽区宽度。 如果源漏未连接到背栅，因为耗尽层厚度不变，所以电容值保持不变。 如果源漏未连接到背栅，因为耗尽层厚度不变，所以电容值保持不变。 如果源漏短接到背栅，沟道使源漏短接，反型层成了电容下极板， 如果源漏短接到背栅，沟道使源漏短接，反型层成了电容下极板，电容增加 到重新等于栅氧电容值。 到重新等于栅氧电容值。
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电容的变化
电压调制
理想情况下，电容值与两端的偏压无关。事实上， 理想情况下，电容值与两端的偏压无关。事实上，结电容的电容值受偏压的 影响很大。 影响很大。 PN结反向偏压增加时相应的耗尽区宽度也随之增加。所以电容值从零偏压的 结反向偏压增加时相应的耗尽区宽度也随之增加。 结反向偏压增加时相应的耗尽区宽度也随之增加 情况逐渐减小，最终因为耗尽区内的电场过强，引发雪崩击穿。 情况逐渐减小，最终因为耗尽区内的电场过强，引发雪崩击穿。正偏时因为外偏 置电压抵消内建电势差，所以耗尽区变窄。 置电压抵消内建电势差，所以耗尽区变窄。 当正偏的结电容等于内建电势差时耗尽区消失，且结电容迅速下降。 当正偏的结电容等于内建电势差时耗尽区消失，且结电容迅速下降。
B
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电容类型
MOS电容（PMOS） 电容（ 电容 ）
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电容类型
PIP电容 电容
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布线电容
L12 = L21
L11 L22
串扰
ε ox
ε ox
X
C12 = C21
C11
C22
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布线电容
材料 硅 二氧化硅 干氧氧化 等离子体 TEOS 氮化硅 LPCVD 等离子体 相对介电常数 11.8 3.9 4.9 4.0 6~7 6~9 介电强度（ 介电强度（MV/cm） ） 30 11 3~6 10 10 5
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各种电容比较
MOS电容 电容
MOS晶体管可以用作电容， 晶体管可以用作电容， 晶体管可以用作电容 但是其轻掺杂背栅会使寄生电 阻增大。 阻增大。 MOS晶体管不适合作为电 晶体管不适合作为电 容使用，但是在有些CMOS工 容使用，但是在有些 工 艺中往往是唯一的选择。 艺中往往是唯一的选择。使用 MOS电容需要注意的是 电容需要注意的是MOS晶 电容需要注意的是 晶 体管的偏置通常不在C-V特性 体管的偏置通常不在C-V特性 的阈值电压附近。这样就可以使器件工作在积累区或强反型区 使器件工作在积累区或强反型区， 的阈值电压附近。这样就可以使器件工作在积累区或强反型区，避免 电容工作在耗尽区。 使MOS电容工作在耗尽区。 电容工作在耗尽区 使用MOS电容时还需要注意因为电容的下极板轻掺杂（衬底或 电容时还需要注意因为电容的下极板轻掺杂（ 使用 电容时还需要注意因为电容的下极板轻掺杂 衬底或N ），导致下极板寄生很大串联电阻 所以避免使用太长沟道的 导致下极板寄生很大串联电阻， 避免使用太长沟道的MOS 阱），导致下极板寄生很大串联电阻，所以避免使用太长沟道的 来制作电容。如果略去源漏扩散，可以使用背栅接触完全包围栅极。 来制作电容。如果略去源漏扩散，可以使用背栅接触完全包围栅极。
Poly-Poly电容的电路模型（无串联电阻的简单模型） 电容的电路模型（无串联电阻的简单模型） 电容的电路模型
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电容的寄生效应
C3A C1A R2 C2A C2B R1 C3B C1B
Poly-Poly电容的电路模型（含串联电阻的π模型） 电容的电路模型（含串联电阻的 模型 模型） 电容的电路模型
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本章主要内容
布线寄生电容 电容类型及其容值变化
CH7
电容寄生效应 各种电容比较 电容匹配布局
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布线电容
T
布线电容由两部分组成： 布线电容由两部分组成： 1.平板电容 平板电容 2.杂散电容 杂散电容
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H
布线电容
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布线电容
每层互连线都与上一层金属和下一层金属垂直可 以减小重叠电容，但是这样会增加布线的复杂度。 以减小重叠电容，但是这样会增加布线的复杂度。