FPGA中关于复位的设计和研究
FPGA复位的可靠性设计方法
对Ｆ Ｐ Ｇ Ａ芯 片而 言 ， 在 给 芯片 加 电工 作 前 ， 芯 片 内 部 各个 节点 电位 的变 化情 况均 不确 定 、 不可 控 ， 而 这种 不确 定且 不 可控 的情 况会使 芯 片在 上 电后 的工 作状 态 出现错误 。 因此 ， 在 Ｆ Ｐ Ｇ Ａ的设 计 中 ， 为保 证 系统 能可
，
位端 口 则在实 现 同步 复位 电路 时可 直 接调 用 同步 复
，
复 位 设 计 方 法 分 类
复 位 的 目的是在 仿真 时将 设计 强 制定位 在 一个 可 知状 态 ， 合理 选 择 复 位 方式 是 电路 设 计 的 关 键 。根 据 与 系统 时钟域 的关 系 ， 复 位 电路 可 分 为 同 步 复位 和 异 步复 位 。 同步复 位是 指复 位信 号只 在 时钟沿 到来 时， 才有 效 。否则 ， 无 法完 成对 系统 的复位 工作 。异步 复位 是指 无论 时钟 沿 是否 到来 ， 只要 复 位信 号有 效 ， 便
Ｔ Ｎ ７ ９ 文献标识码 Ａ 文章编 号 １ ０ ０ ７— ７ ８ ２ ０ （ ２ ０ １ ３ ） １ ０—１ ２ ５— ０ ３ 中图分类号
Ｒｅ ｓ ｅ ａ ｒ ｃ ｈ ｏ ｎ Ｒｅ ｌ ｉ ａ ｂｉ ｌ ｉ ｔ ｙ Ｄｅ ｓ ｉ ｇ ｎ Ｍｅ ｔ ｈｏ ｄ ｓ ｏ ｆ ＦＰＧＡ Ｒｅ ｓ ｅ ｔ Ｌｏ ｇ ｉ ｃ
，
除电源开关过程 中引起 的抖动影 响 ， 复位信号需在 电 源稳定后经过一定的延时才能撤销¨ ， Ｆ Ｐ Ｇ Ａ 的复 位
大型设计全局复位—异步复位同源释放
在一个FPGA项目设计之初，全局网络的建立至关重要，其中包括时钟网络和复位网络。
而通常设计者对时钟网络的规划尤为小心，可却忽视了复位网络，这个复位跟时钟一样也是一个覆盖全局、高扇出的信号，如果处理不当也会导致意想不到的错误。
很多人会问，到底复位信号选择同步还是异步、高电平还是低电平有效？对于这个问题，下文做了论述：异步or 同步？以下是同步、异步复位的Verilog和VHDL代码：// 同步复位（Verilog）always@(posedge clk)if(rst)begina<=1’b0;endelsebegina<=b;end--同步复位（VHDL）process(clk,rst)beginif clk’event and clk=’1’ thenif rst=’1’ thena<=’0’;elsea<=b;end if;end if;end process;// 异步（Verilog）always@(posedge clk or posedge rst)if(rst)begina<=1’b0;endelsebegina<=b;end--异步复位（VHDL）process(clk,rst)beginif rst=’1’ thena<=’0’;7系列FPGA设计时推荐使用高电平有效的复位。
图2选择高还是低，需要根据具体的电平标准、器件结构来选择，并不是一概而论低电平有效的好或者高电平有效的好。
注：另外在设计中复位信号有时可能出现一些问题。
1. 如果在一个设计的顶层定义了一个异步复位信号，而为了减小高扇出的影响，可以将这个复位信号分配到全局布线资源上。
但是有些情况下，使用全局复位信号可能导致recovery和removel时序问题。
如图4所示使用级联复位结构，将异步复位信号同步释放，根据模块进行分区，在每个分区内再级联同步释放结构，这样可以降低复位信号的扇出，从根本性上解决了问题。
FPGA设计异步复位同步释放有讲究
FPGA设计异步复位同步释放有讲究异步复位同步释放首先要说一下同步复位与异步复位的区别。
同步复位是指复位信号在时钟的上升沿或者下降沿才能起作用，而异步复位则是即时生效，与时钟无关。
异步复位的好处是速度快。
再来谈一下为什么FPGA 设计中要用异步复位同步释放。
复位信号的释放是有讲究的：我们知道，DFF 的D 端和clk 端之间时序关系是有约束的，这种约束我们通过setup time 和hold time 来check。
即D 端的data 跳变的时刻要与clk 端的时钟上升沿(或者下降沿)跳变要错开，如果这两个跳变撞到一起，我们无法保证DFF 能够sample 到正确的data，这时候不满足setup/hold time 要求，就会发生亚稳态，我们sample 到的data 可能是不稳定的中间态的值，并不是我们原本想要的data。
与此类似，异步复位端与clk 端之间也存在着类似的时序约束关系，为了准确稳定地sample 到异步复位端的reset 信号，我们要求reset 信号在clk 上升沿(或者下降沿)跳变的前后一段时间内保持稳定，不要跳变。
clk 跳变沿之前必须保持稳定的最短时间叫做recovery time，clk 跳变沿之后需要保持稳定的最短时间叫做removal time。
如果在此时间窗口内reset 信号发生跳变，不确定reset 到底有没有释放成功(类似setup+hold 时间窗口内，data 跳变，发生亚稳态，sample 到的值是不稳定的中间态值)。
在IC 设计过程中我们是会check recovery 和removal time 的，如果不满足，我们会通过布局布线的调整(后端的调整)让电路满足这个条件(实质就是让reset 跳变沿和clk 跳变沿错开);但是对于FPGA设计而言，我们一般不采用异步释放的方法，因为FPGA 的布局布线可以调整。
fpga 复位信号 时序约束
fpga 复位信号时序约束FPGA（现场可编程门阵列）是一种强大的集成电路设备，主要用于实现数字电路的快速开发和设计。
在FPGA的设计中，复位信号是一项关键因素，它用于确保FPGA系统在启动和重置时的可靠工作。
当FPGA设备被启动或重置时，复位信号起到了重要的作用。
它类似于计算机系统的重置按钮，可以将FPGA恢复到初始状态，以确保可控和可靠的工作。
在这个过程中，复位信号需要满足一定的时序约束，以确保系统的正确操作。
在FPGA设计中，复位信号的时序约束是指复位信号的保持时间和清除时间。
保持时间是指在FPGA设备上复位信号保持有效的时间，确保所有的内部电路都能恢复到预期的状态。
清除时间是指复位信号结束后，FPGA设备需要多长时间才能完全恢复到正常工作状态。
这些时序约束对于系统的正确操作非常关键。
为了满足复位信号的时序约束，设计人员可以采取一些有效的措施。
首先，设计人员应该合理地选择复位信号的时钟域和信号源。
时钟域是指与复位信号相关的时钟信号的域，不同的时钟域有不同的时钟频率和时序约束。
选择适当的时钟域可以确保复位信号和时钟信号之间的正确时间关系。
其次，设计人员应该合理地选择复位信号的极性。
极性是指复位信号的有效电平，一般有高电平复位和低电平复位两种方式。
根据不同的设计需求，选择合适的复位信号极性可以确保系统的正确复位和恢复。
此外，设计人员还应该考虑复位信号的分发和同步问题。
在FPGA 系统中，复位信号需要从一个模块传递到另一个模块，因此需要合理的复位信号分发和同步机制。
采用合适的分发和同步方法可以避免复位信号传递延迟和冲突，确保系统在复位结束后能够正确运行。
综上所述，复位信号在FPGA设计中是一个重要的因素，它可以确保系统在启动和重置时的可靠工作。
为了满足复位信号的时序约束，设计人员应该合理选择时钟域和信号源，选择适当的复位极性，同时考虑复位信号的分发和同步问题。
通过合理的设计和优化，可以保证FPGA系统在复位信号时序约束下的正确工作。
vivado 复位约束
vivado 复位约束
Vivado复位约束是FPGA设计中一个非常重要的环节，它涉及到设计的稳定性和可靠性。
在FPGA中，复位信号用于将系统或模块恢复到已知的初始状态，以便在出现错误或异常时能够重新开始。
因此，对复位信号的约束和处理至关重要。
Vivado提供了灵活的复位约束选项，以满足不同设计的需求。
这些约束可以通过约束文件（XDC）进行定义，并在综合和实现阶段应用于设计。
复位约束通常包括复位信号的极性、异步或同步复位、复位信号的延迟和时序要求等。
首先，复位信号的极性是指复位信号是高电平有效还是低电平有效。
这取决于具体的设计需求和硬件实现。
在Vivado中，可以通过设置复位信号的极性约束来指定复位信号的有效电平。
其次，复位可以是异步的或同步的。
异步复位不依赖于时钟信号，可以在任何时间点上发生。
而同步复位则与时钟信号同步，只在特定的时钟边沿上发生。
在Vivado中，可以通过设置复位类型约束来选择异步或同步复位。
此外，复位信号的延迟和时序要求也是复位约束的重要组成部分。
延迟约束用于指定复位信号到达目标寄存器的时间延迟，以确保复位信号在正确的时刻起作用。
时序要求则用于定义复位信号与其他信号之间的时序关系，以避免竞争和冒险现象。
总之，Vivado复位约束是FPGA设计中不可或缺的一部分。
通过合理设置复位约束，可以确保设计的稳定性和可靠性，提高系统的性能和抗干扰能力。
在实际应用中，需要根据具体的设计需求和硬件环境来选择合适的复位约束选项。
ALTERA FPGA设计之带复位的D触发器_基本实验
ALTERA FPGA设计之带复位的D触发器_基本实验Quartus II 13.0 SP1 + Modelsim SE-64 10.2c + Cyclone【姓名学号】实验目的：1、熟悉VHDL触发器的设计；2、了解FPGA基本结构中的触发器。
3、熟悉VHDL test bench(测试平台/测试激励)的设计；4、熟练掌握Altera FPGA的开发环境、设计步骤和流程。
实验形式：边做实验边写实验报告，实验完成后即提交实验报告。
【描述实验中的设计】用IF 语句设计D 触发器，实现带复位功能的D触发器。
【实验中设计实现的HDL代码】library ieee;use ieee.std_logic_1164.all;entity exp1 isport(R:in std_logic;clk:in std_logic;D:in std_logic;Q:out std_logic;Q0:out std_logic);end exp1;architecture arch_exp1 of exp1 issignal a:std_logic;beginprocess(clk,R)beginif(clk'event and clk='1')thenif(R='0')thena<='0';elsea<=D;end if;end if;end process;Q<=a;Q0<=not a;end arch_exp1;【实验中用于仿真的HDL test bench代码】library ieee;use ieee.std_logic_1164.all;entity exp1_tb isend exp1_tb;architecture arch_Etb of exp1_tb iscomponent exp1 isport(R:in std_logic;clk:in std_logic;D:in std_logic;Q:out std_logic;Q0:out std_logic);end component;signal R,clk,D,Q,Q0:std_logic;beginu_tb:exp1 port map(R=>R,clk=>clk,D=>D,Q=>Q,Q0=>Q0);processbeginR <='0';D <='0';wait for 10 ns;R <='0';D <='1';wait for 10 ns;R <='1';D <='0';wait for 10 ns;R <='1';D <='1';wait for 10 ns;R <='1';D <='0';wait;end process;clk_stimulus:processbeginclk <='0';wait for 4 ns;clk <='1';wait for 4 ns;end process clk_stimulus;end arch_Etb;【实验中设计的功能仿真结果及分析】功能仿真结果分析：从上图中的仿真结果可以看出，0 ns~20ns 输入R为低电平’0’，4 ns时，clk 遇到上升沿，电路复位；20ns以后输入R为高电平’1’；30ns~40ns，输入D 为高电平‘1’，36ns 时，clk为上升沿，输出Q置为D即高电平‘1’，输出Q0置为D的非即低电平‘0’。
fpga逻辑题目001——同步复位与异步复位的区别
fpga逻辑题目001——同步复位与异步复位的区别FPGA逻辑题目001主要探讨了同步复位与异步复位的区别，以下是对这个问题的详细分析：1. 同步复位与异步复位的基本概念：同步复位是指系统在时钟沿变化时，当复位信号满足复位条件，系统将完成复位动作。
异步复位是指时钟复位信号不依赖于时钟，只要满足复位条件，系统就会完成复位动作。
2. 同步复位的优缺点：有利于基于周期的仿真工具的仿真。
有利于静态时序分析工具的分析，可以综合出较高的工作频率。
抗干扰能力高，可以剔除复位信号中高于时钟频率的毛刺。
缺点是复位依赖于时钟信号，如果时钟信号出现故障，系统将无法正常复位。
此外，由于多数逻辑器件的目标库内的D触发器只有异步复位端口，所以综合器在综合同步复位时将在寄存器的输入端口插入组合逻辑，这会占用更多内部逻辑资源，并可能导致逻辑门时延较高。
此外，复位信号的有效脉冲宽度必须大于时钟周期，因为线路的时钟延时和路径延时可能导致需要多个时钟周期的复位脉冲宽度，并且不能保证复位信号到达各个寄存器的时序。
3. 异步复位的优缺点：优点是复位信号不依赖于时钟信号，电路在任何情况下都能实现复位，节约内部逻辑资源，设计实现简单。
由于多数逻辑器件的目标库内的D触发器都有异步复位端口，所以复位端口不需要设计额外的逻辑资源。
缺点是复位信号对电路内的毛刺敏感，容易受到外界的干扰，出现频繁复位现象。
此外，由于异步释放的随机性可能导致时序违规，当复位信号释放在时钟有效沿附近时，触发器输出可能处于亚稳态，导致复位操作失败。
此外，异步复位不利于静态时序分析工具的分析，如果复位信号不是直接来自于I/O引脚，在DFT（Design ForTest）扫描和测试时，复位信号必须被禁止，因此需要添加额外的同步电路。
4. “异步复位、同步释放”的方式：这是一种常用的复位设计方式。
其优点在于保证复位信号采集的可靠性（因为复位信号的到来与时钟信号无关），并且防止了在时钟有效沿附近释放复位信号时可能产生的亚稳态。
fpga寄存器上电复位初始值约束
在FPGA（现场可编程门阵列）设计中，上电复位（POR，Power-On Reset）是一种将寄存器重置为初始状态的操作。
对于上电复位初始值的约束，通常需要考虑以下几点：1. 同步复位与异步复位：上电复位可以是同步的或异步的。
同步复位在时钟边缘发生，而异步复位则不依赖于时钟。
在大多数情况下，使用异步复位是更可靠的选择，因为它不依赖于时钟频率或稳定性。
2. 初始值：你需要明确每个寄存器在上电复位后的初始值。
这通常取决于你的设计需求。
例如，你可能希望某些寄存器在上电后立即开始接收数据，而其他寄存器则需要保持为某个默认值。
3. 复位信号的持续时间：确保复位信号的持续时间足够长，以确保FPGA设备能够正确检测到复位信号并相应地重置其内部状态。
4. 寄存器初始化：在某些情况下，你可能需要使用特定的初始值对寄存器进行编程。
这通常在硬件描述语言（如VHDL或Verilog）中进行。
5. 复位去抖动：在某些应用中，可能需要对复位信号进行去抖动处理，以确保FPGA设备在电源噪声或其他干扰下不会误触发复位。
6. 考虑设计的稳定性：上电复位的实现方式可能会影响设计的稳定性。
确保你的复位设计不会引发任何潜在的问题，例如冒险状态或竞争条件。
7. 硬件仿真与测试：在实施上电复位约束后，建议进行硬件仿真和测试以确保设计的正确性和稳定性。
8. 文档记录：清楚地记录你的上电复位设计和约束，以便后续维护和理解。
9. 电源管理：考虑电源规划并确保在上电过程中有适当的电源管理策略，特别是在FPGA设计中有大量逻辑单元和资源的情况下。
在设计FPGA时，考虑到上述约束和注意事项将有助于确保设计的可靠性和稳定性。
FPGA复位
一个简单的异步复位的例子1module test2 (3input clk,4input rst_n,5input data_in,6output reg out7 );8always @ (posedge clk or negedge rst_n)9if(!rst_n) out <= 1'b0;10else out <= data_in;11endmodule我们可以看到FPGA的寄存器都有一个异步的清零端（CLR），在异步复位的设计中这个端口一般就是接低电平有效的复位信号rst_n。
即使说你的设计中是高电平复位，那么实际综合后会把你的复位信号反向后接这个CLR端。
一个简单的同步复位的例子1module test2 (3input clk,4input rst_n,5input data_in,6output reg out7 );8always @ (posedge clk )9if(!rst_n) out <= 1'b0;10else out <= data_in;11endmodule和异步复位相比，同步复位没有用上寄存器的CLR端口，综合出来的实际电路只是把复位信号rst_n作为了输入逻辑的使能信号。
那么，这样的同步复位势必会额外增加FPGA内部的资源消耗。
那么同步复位和异步复位到底孰优孰劣呢？只能说，各有优缺点。
同步复位的好在于它只在时钟信号clk的上升沿触发进行系统是否复位的判断，这降低了亚稳态出现的概率；它的不好上面也说了，在于它需要消耗更多的器件资源，这是我们不希望看到的。
FPGA的寄存器有支持异步复位专用的端口，采用异步复位的端口无需额外增加器件资源的消耗，但是异步复位也存在着隐患。
异步时钟域的亚稳态问题同样的存在与异步复位信号和系统时钟信号之间。
再看下面一个两级寄存器异步复位的例子1module test2 (3input clk,4input rst_n,5input a,6output reg c7 );89reg b;10always @ (posedge clk or negedge rst_n)11if(!rst_n) b <= 1'b0;12else b <= a;1314always @ (posedge clk or negedge rst_n)15if(!rst_n) c <= 1'b0;16else c <= b;1718endmodule正常情况下，clk的上升沿c更新为b，b更新为a。
基于FPGADDS的位同步时钟恢复设计与实现
基于FPGADDS的位同步时钟恢复设计与实现来源：网路素材摘要：针对目前常用位同步时钟恢复电路即超前-滞后型锁相环和1位同步器两种方法的不足之处，提出了一种使用DDS原理实现的快速时钟恢复方案。
该方案采用DDS技术作为高精度任意分频单元，并在此基础上结合两种方法的优点，完成了位同步时钟恢复的改进设计。
该方法适用频率范围宽，同步速度快，同步精度高，能够有效地降低频差的影响。
给出了方案设计原理及实现方法，使用FPGA完成设计并对其性能做了分析及仿真、测试。
在数字通信中，位同步是要在接收端确定每一个码元的起止时刻，从而在数据流中区分出独立的码元，它起着为接收信号提供基准的作用[1]。
主要体现在产生与接收的数字信号时钟同频同相的恢复时钟，从而准确地解出数据流中携带的数字信息。
常用的位同步时钟恢复电路主要有数字锁相环和1比特位同步器，作为当前的主流技术而广泛使用，但它们的优缺点也是显而易见的。
本文在分析了两种位同步时钟恢复方法的原理及其优缺点的基础上，提出了利用DDS高精度分频原理实现快速时钟恢复的设计方案，能够快速稳定地从数据流中恢复出时钟，并且适用于各种频率要求，通用性强。
1 位同步性能分析数字锁相环是一种闭环结构的位同步电路，1比特位同步器则基于开环结构。
下面对这两种电路原理进行介绍，并分析其优缺点。
1.1 数字锁相环法通常数字锁相环主要由鉴相器、数字环路滤波器、数控振荡器三部分组成，其原理图如图1所示。
首先将输入信号与反馈时钟进行鉴相，得出时钟相位的超前滞后信息；然后在环路滤波器中对超前滞后信息进行计数，当达到模值K时产生加扣指令，数控振荡器根据加扣指令插入或扣除一个时钟脉冲，从而实现时钟相位的调整[2]。
数字锁相环是一个闭环反馈结构，这种结构能够使同步时钟在码元相位出现抖动或者码元消失时不会出现较大变化，仍然可以稳定地输出同步脉冲[3]。
也正是因为这种反馈结构，使得数字锁相环法的同步建立时间变得很长，往往需要十几甚至几十个信号周期。
同步复位和异步复位
优点
2） 因为只有在时钟有效电平到 2） 因为大多数目标器件库的
来时才有效，所以可以滤除高于时钟 dff 都有异步复位端口，因此采用
频率的毛刺。
异步复位可以节省资源。
3） 可以使所设计的系统成为 3） 异步复位信号识别方便，
100%的同步时序电路，有利于时序分 而且可以很方便的使用 FPGA 的全
析。
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。
9、什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时 间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争 和冒险现象。解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能 冒险，二是在芯片外部加电容。三是增加选通电路
在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各 种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的 尖脉冲（俗称毛刺），这种现象成为冒险。
10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？
常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、 PECL（Pseudo/PositiveEmitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（GunningTransceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhancedtransceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V 的 有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口 加一上拉电阻接到 5V 或者 12V。 cmos 的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. ttl 的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用 cmos 可直接驱动 ttl;加上拉电阻后,ttl 可驱动 cmos. 1、当 TTL 电路驱动 COMS 电路时，如果 TTL 电路输出的高电平低于 COMS 电路的 最低高电平（一般为 3.5V），这时就需要在 TTL 的输出端接上拉电阻，以提高 输出高电平的值。 2、OC 门电路必须加上拉电阻，以提高输出的搞电平值。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉 电阻产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限 增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有 效的抑制反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三点,通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理 //OC 门电路必须加上拉电阻，以提高输出的搞电平值。
FPGA实验报告
实验1：状态机实验目的：学习FPGA设计软件教学基本要求：掌握软件流程，掌握状态机编程实验内容提要：设计一个状态机1. 你觉得上面这段代码中，q 到底在怎样变化？（实验1ppt14页）答：在上述代码中，q变化如下：首先判断复位信号 rst 是否为 0，如果是 0 则q复位为0；否则当时钟信号上升沿到来时，将d的值赋给q，再判断a的值，如果a为1，则将b赋值给次态q，如果a为其他值，则将现态q赋给次态q。
2. 本页中，q 到底在怎样变化？（实验1 ppt15页）答：如果异步复位信号rst为0，则q置0；rst不为0时，当时钟上升沿到来时，判断a的值，如果a=1，则将b的值赋给q的次态，如果a是其他值，则将q的现态赋给q 的次态，结束这个判断语句后，将d赋值给q。
3. 画出你理解的这个电路的原理图（ppt16页）4.Out1 out2 out3 out4有什么区别？out1的上升沿与下降沿和50MHz时钟的上升沿始终保持一致,周期变为50MHz时钟的6倍，实现周期扩展；out2的上升沿与clkin的上升沿保持一致，下降沿与out1的上升沿保持一致，可将clkin的数据记录下来以起数据使能作用；out3的上升沿恰好是out2的下降沿，比out2慢一拍，是更适合使用的前端使能；out4的上升沿与out3的下降沿保持一致，可以减少延迟。
2. 红绿灯实验中，该状态机最少几个触发器可以实现？该逻辑情况下红绿灯状态机最少只需8个触发器即可实现。
将3个计时计数触发器合并，并将溢出、使能触发器达成的功能改由计数数值在各状态下的交替变化，使用组合逻辑代替触发器，达成减少触发器使用的设计方案。
实验2 数字钟设计实验目的：掌握FPGA语言设计方法教学基本要求：学习基本的VHDL语言结构和设计实验内容提要：使用VHDL设计一个完整的数字钟实验问题回答：1.现在的时钟是秒时钟，实际系统的时钟是50MHz.那用50MHz的时钟的情况下，仿真1小时要多少时间？如何解决该问题？仿真一小时需要计数器计数3600次，计数脉冲由50MHz的时钟驱动。
fpga复位方法总结
fpga复位方法总结
FPGA（现场可编程门阵列）的复位方法主要包括同步复位、异步复位以及同步复位异步释放。
1. 同步复位：在时钟上升沿或下降沿时，根据复位信号的状态确定是否对系统进行复位。
这种复位方式需要时钟信号的控制，在时钟信号的上升沿或下降沿时检查复位信号的状态。
如果复位信号有效，则将系统复位。
2. 异步复位：无论时钟信号处于何种状态，只要复位信号有效，就对系统进行复位。
这种复位方式简单直接，只要检测到复位信号的上升沿，就会把输出置为复位值。
但异步复位释放可能导致的问题是时序违规和亚稳态，即电路可能处于一个不稳定的中间状态。
3. 同步复位异步释放：这是一种FPGA设计方法，通常用于确保电路在重新启动后能够正常工作。
在异步复位同步释放的设计中，一组异步复位信号用于重置电路的状态，而另一组同步释放信号则用于释放电路的状态。
这种设计方法是为了保证电路的可靠性和可重复性。
以上信息仅供参考，如有需要，建议咨询专业技术人员。
fpga 锁相环 的复位
fpga 锁相环的复位FPGA锁相环的复位FPGA锁相环（Phase-Locked Loop，简称PLL）是一种常见的同步电路设计技术，广泛应用于数字信号处理、通信系统和时钟频率合成等领域。
在设计FPGA锁相环时，复位功能是一个非常重要且必不可少的部分。
本文将对FPGA锁相环的复位进行详细阐述。
一、复位的定义和作用复位是指将电路中各个寄存器、状态机及相关组件恢复到初始状态的过程。
在FPGA锁相环中，复位功能主要用于初始化PLL的各个模块、清除状态寄存器和错误标志，确保PLL正常工作。
二、复位的实现方式FPGA锁相环的复位通常分为两种实现方式：主动复位和被动复位。
1. 主动复位主动复位是指由外部信号控制的复位方式。
当接收到外部复位信号时，FPGA锁相环将会根据设计规定的逻辑进行复位操作。
举例来说，可以通过按下按钮或者接收特定电平的信号来实现主动复位。
2. 被动复位被动复位是指FPGA锁相环内部自身监测到异常情况时进行的复位操作。
当异常情况出现时，例如时钟信号异常或者频率偏差过大等，FPGA锁相环会自动触发复位功能，以确保系统恢复正常工作状态。
三、复位时的注意事项在进行FPGA锁相环的复位过程中，需要注意以下几点：1. 适当的延时为了确保复位信号的有效性，需要在复位的发出和有效的延迟时间之间增加适当的延时。
这个延时时间可以根据实际情况进行调整，以适配系统的时钟和调频要求。
2. 复位电平和极性在设计FPGA锁相环时，需要明确复位信号的电平和极性。
一般来说，常用的复位信号电平为低电平有效或者高电平有效，并通过相关电路将复位信号转换成适合锁相环模块的电平。
3. 异常处理FPGA锁相环在复位过程中可能会遇到各种异常情况，如时钟信号异常、频率偏差超过可接受范围等。
在设计时，需要考虑这些异常情况，并通过相关电路和逻辑进行合理的处理，以保证系统的稳定性和鲁棒性。
四、典型应用场景FPGA锁相环在许多领域都有广泛的应用，具体包括但不限于以下几个方面：1. 高速通信系统：FPGA锁相环常用于光纤通信、以太网、无线通信等领域，用于实现高速信号的时钟恢复、时钟提取以及时钟同步等功能。
fpga中同步复位和异步复位的区别
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FPGA全局复位及局部复位设计
FPGA全局复位及局部复位设计
随着FPGA 设计越来越复杂，芯片内部的时钟域也越来越多，使全局复位已不能够适应FPGA 设计的需求，更多的设计趋向于使用局部的复位。
本节将会从FPGA 内部复位树的结构来分析复位的结构。
我们的复位线将会是一个和时钟一样多扇出的网络，如此多的扇出，时钟信号是采用全局时钟网络的，那么复位如何处理?有人提出用全局时钟网络来传
递复位信号，但是在FPGA 设计中，这种方法还是有其弊端。
一是无法解决复位结束可能造成的时序问题，因为全局网络的延时较大，并且不可以直接连到寄存器的复位端。
仍然需要局部走线，这对于时序要求紧张的场合，较难满足时序;二是会占用全局时钟资源，多个复位信号会占用更多的全局时钟资源。
在这里提出一个区域化复位的方案，如图1 所示。
外部的异步复位信号被二级寄存器同步化之后，复制不同的复位寄存器连到不同的模块来作为复位控制。
如果单个模块的复位扇出太大的话，还可以在模块内部复制复位寄存器。
强烈建议那些在datapath 上不需要复位的寄存器不要在代码中复位，因为这样会增加复位信号的扇出，并增加逻辑资源和降低逻辑速度。
对于那些有多个时钟区域，需要多个时钟区域内独立复位的设计由多个同步化的寄存器的模块来完成同步，然后送到各模块进行复位。
当然，对于选择同步化的异步复位的方案，也可以如图2 所示来安排复位。
将复位信号转换成同步后送到不同的模块，在各模块中进行同步化处理，各模块完成自己的本地复位。
图1 模块化复位
图2 同步化异步复位之模块化复位
综合本节说明的复位路径设计,推荐采用局部复位，即各模块或多个模块采用。
在FPGA开发中尽量避免全局复位的使用
在FPGA开发中尽量避免全局复位的使用最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节。
在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作。
所以，在所有的程序中，我往往都在端口定义中使用同一个reset信号（其实好多时候根本就没有用到）。
所以，当看到文档中提到，“不建议在FPGA设计中使用全局复位，或者说应该努力避免这种设计方式”时，许多设计人员（包括我）都会觉得非常难以理解，这种设计思想跟我们通常的认识是相冲突的！继续读下去，不知不觉发现这个白皮书讲的还真是在理。
接下来把我的个人理解讲述一下。
1.全局复位是不是关键时序？全局复位信号一般由以下三种途径获得：1. 第一种，最常见的，就是用一个复位按钮产生一个复位信号接到FPGA的全局复位管脚上。
它的速度显然是非常慢的（因为是机械结构），而且存在抖动的问题。
2. 第二种是上电的时候由电源芯片产生的，如TI的TPS76x系列的电源系统一般都可以产生复位信号，供主芯片上电复位使用。
3. 第三种是由控制芯片产生的复位脉冲，这个是我们设计人员可以方便使用程序控制的。
在这些情况下，复位信号的变化与FGPA芯片内部信号相比看起来是及其缓慢的，例如，复位按钮产生的复位信号的周期至少是在毫秒级别的，而我们FPGA内部信号往往是纳米或者微秒级别的。
复位信号的频率是如此之低，以至于我们任务它不属于关键时序（not timing-critical）。
即使是对此类信号进行时序约束，约束的周期也是非常长的。
全局复位脉冲的周期远大于时钟周期，所以传统意义上假设FPGA芯片中所有的触发器都能够得到有效的复位。
然而，随着FPGA性能和工作频率的快速提高，这种假设开始不再成立。
FPGA复位问题
FPGA复位问题1复位⽅式FPGA复位分为：同步复位和异步复位1.1同步复位复位信号在时钟有效沿到来时候有效，复位操作是“瞬间的”。
优点：⼀、可以滤除⾼于时钟频率的⽑刺，提⾼复位操作的可操作性。
⼆、同步复位系统可以被设计为纯粹的同步时序电路，有利于时序分析。
缺点必须保证复位信号的有效持续时间⼤于⼀个时钟周期，否则复位信号有可能被当做⽑刺滤除掉，系统将漏掉⼀次本来应有的复位操作。
1.2异步复位不管时钟信号的有效沿是否到来，只要复位信号的有效沿到来，就执⾏⼀次复位操作，故异步复位操作是“持续的”。
存在的问题：⼀、异步信号释放的时刻和时钟有效沿⽐较接近的时候，容易导致寄存器的输出呈现亚稳态，⼆、复位信号管理的寄存器⽐较多时，这些寄存器分布在芯⽚上的不同地⽅，故⽽复位信号到达各个寄存器的路径延迟参差不齐，故如果异步复位信号释放的时刻和时钟信号的有效沿很接近的时候，可能会导致⼀部分寄存器在该时钟有效沿之前完成复位，⽽另⼀部分寄存器在该时钟有效沿之后才完成复位操作，此时会出现时钟周期的偏差，从⽽可能导致后续的逻辑功能混乱。
三、复位信号容易受到⽑刺等⼲扰的影响。
2 复位的设计⽅法同步复位⼀般⽐异步复位耗费额外的资源，故资源⽐较少的时候采⽤低电平有效的异步复位、同步释放机制。
2.1 同步信号同步复位所谓同步信号指的是复位信号和时钟信号处于⽤⼀个时钟域下。
//verilog examplealways @(posedge clk)beginif(!rst)begin<此处描述复位状态>;endelse begin<statements>;endend2.2 同步信号异步复位//verilog examplealways @(posedge clk or negedge)beginif(!rst)begin<此处描述复位状态>;endelse begin<statements>;endend2.3 异步信号同步复位异步信号：复位信号和当前的时钟信号处于不同的时钟域。
fpga上电复位电路
fpga上电复位电路FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，它具有灵活性和可重构性，能够根据需要实现各种不同的硬件功能。
然而，当FPGA上电时，为了确保其正常工作，需要进行复位操作。
FPGA上电复位电路是一种用于初始化FPGA内部逻辑电路的电路。
在FPGA上电的瞬间，内部逻辑电路处于未知状态，可能出现不可预测的错误。
为了避免这种情况的发生，需要通过复位电路将FPGA内部的逻辑电路置于已知的初始状态。
FPGA上电复位电路一般由复位信号生成电路和复位控制电路组成。
复位信号生成电路根据上电信号产生一个短暂的复位信号，用于将FPGA内部的逻辑电路复位。
复位控制电路则用于控制复位信号的产生和传递。
在FPGA上电时，复位控制电路首先接收上电信号，并产生一个复位使能信号。
复位使能信号会触发复位信号生成电路，使其产生一个短暂的复位信号。
该复位信号通过复位引脚输入到FPGA内部的逻辑电路中，将其置于初始状态。
复位信号生成电路一般会采用RC延时电路来产生短暂的复位信号。
RC延时电路由电阻和电容组成，通过选择合适的电阻和电容值，可以实现一定时间的延时。
当上电信号到来时，RC延时电路会产生一个延时后的复位信号，以确保FPGA内部的逻辑电路有足够的时间进入初始状态。
复位信号生成电路还可以根据需要进行进一步的优化。
例如，可以添加多级RC延时电路，以实现更长的复位时间。
此外，还可以使用带有可编程延时器的芯片来实现更精确的延时控制。
除了上电复位外，FPGA还可以通过外部复位信号进行复位。
外部复位信号可以由其他电路或处理器产生，并通过引脚输入到FPGA 中。
当外部复位信号到达时，复位控制电路会将其传递给复位信号生成电路，使其产生复位信号。
这样，可以在FPGA工作过程中随时进行复位操作，以应对特定的情况。
总结起来，FPGA上电复位电路是一种用于初始化FPGA内部逻辑电路的电路。
它通过产生短暂的复位信号，将FPGA内部的逻辑电路置于初始状态。
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182收稿日期:2018-01-20作者简介:陈云(1988—),男,湖南临湘人,硕士,工程师,研究方向:FPGA 第三方验证。
1 引言复位是FPGA设计中一个基本而又重要的环节。
复位的目的是在系统启动或内部模块功能发生错误时将设计强制定位在一个初始可知状态, 合理选择复位方式是电路设计的关键。
现在常用的复位方式有三种:同步复位、异步复位和异步复位和同步释放。
本文从多角度对三种复位方式的优劣进行了总结, 针对复位设计中存在的问题进行分析并给出了相应的解决方案。
2 三种复位方式的讨论2.1 同步复位同步复位是指复位信号仅在时钟信号的有效沿对触发器进行复位,此时复位信号可以看作触发器输入端信号的一部分。
同步复位综合后RTL图如图1所示。
同步复位的优点:综合出较小的触发器,能够保证整个电路设计的同步性,确保复位仅在时钟信号有效沿发生,有利于滤除高频信号的干扰,有利于进行时序分析及系统的总体同步化,易于进行基于周期的仿真。
同步复位的缺点:复位信号的有效时间必须大于时钟周期,否则无法被识别并进行复位操作,需要一个脉冲延展器来保证复位信号具有一定的脉冲宽度, 以确保能够在时钟的有效沿被采样到,综合时占用更多的逻辑资源。
2.2 异步复位异步复位是指无论时钟沿是否到来,只要复位信号有效沿到来就对系统进行复位,复位信号和时钟相互独立。
异步复位综合后RTL图如图2所示。
异步复位的优点:有效利用了寄存器CLR端口,节省了系统资源;复位信号的有效时间可以不受时钟周期的限制,确保其可控性,由于受数据通路时序的要求, 不可能通过在数据通路上添加逻辑门或增加连线延迟来处理同步复位,使用异步复位就可以保证不将复位信号加载到数据通路上,且电路可以不依赖于时钟进行复位。
异步复位的缺点:复位信号如果发生在靠近时钟沿很近的时间点,那么触发器就可能没有足够的时间维持输入端信号的值,容易造成亚稳态,从而影响设计的可靠性;复位信号容易受到毛刺的影响,会导致触发器的误操作,进而影响设计的稳定性;此外异步复位的可测性和STA的复杂性要高于同步复位。
2.3 异步复位同步释放异步复位同步释放是指在异步复位信号到来的时候不受时钟FPGA 中关于复位的设计和研究陈云 陈恩耀 刘国斌 左丽丽 刘伟(上海航天电子技术研究所,上海 201109)摘要:复位设计是现场可编程门阵列(FPGA)设计中的一个关键步骤, 设计不当可能会影响整个电路的性能, 为了提升复位的稳定性和可靠性,本文从多方面对不同方式的复位进行了分析, 总结了各自的优缺点, 针对抑制亚稳态问题、局部复位设计和同一复位路径上复位的设计进行了讨论和研究,对复位设计中普遍存在的问题提出了可行性解决方案。
关键词:F P G A ；亚稳态；同步复位；异步复位；同步释放中图分类号:TN402文献标识码:A 文章编号:1007-9416(2018)03-0182-03设计开发DOI:10.19695/12-1369.2018.03.90图2 异步复位电路图图1 同步复位电路图1832018年第 03 期信号的同步,而是在复位信号释放的时候受到时钟信号的同步。
其综合后RTL图如图3所示。
其中异步复位信号使用FPGA寄存器的全局异步复位端口能够使复位信号有效时刻到达所有寄存器的时钟偏移最小,既能够节约资源又能简化设计。
由于异步复位信号释放时可能导致亚稳态的发生,为了解决这一问题可以采用同步释放,即先将异步复位信号用电平同步器同步后分配给其他功能模块,使得这些功能模块内寄存器在复位释放时总是满足复位恢复时间的约束,从而抑制了亚稳态的发生。
异步复位同步释放的双缓冲电路的复位方式同时弥补了同步复位和异步复位的缺陷,并很好地发挥了他们的优势之处。
异步复位同步释放的双缓冲复位方式采用两级触发电路,第二级触发器将第一级触发信号利用时钟打一拍,异步信号同步化,有效的降低亚稳态发生概率,同时节约了系统资源,在FPGA逻辑设计中可以很好的提高复位的可靠性。
3 复位设计中存在的问题3.1 亚稳态问题复位设计中复位信号必须保持一定的脉冲宽度以确保时钟的有效沿采样区落在此有效脉冲宽度内,如果时钟采样时刻是复位信号的跳变沿即不稳定态X态,那么复位信号将被X态掩盖。
要详细说明亚稳态的产生机制,此处涉及两个概念:恢复时间T removal 和释放时间T removal ,恢复时间是指复位信号释放时刻与随之而来最近的时钟有效沿之间的最小时间,而释放时间是指时钟有效沿与复位信号无效时刻之间的最小时间,如图4所示。
如果低有效复位信号的上升沿落在这两个时间窗口内,则触发器的输出端的值将为不定态,既可能处于低电平也可能处于高电平,甚至处于震荡态并在不确定时刻才稳定为高电平或低电平状态。
在亚稳态时如果输出值在下一个寄存器捕获之前已经稳定到有效状态,那么这个有效状态也可能发生逻辑误判,如果此逻辑错误发生在决定器件某个功能的关键性寄存器上,将导致此芯片的相关功能也出错,此外如果亚稳态信号被捕获时为震荡态并传递到不同的寄存器,那么这些本该得到相同正确逻辑值的寄存器会得到不同的值,这些不同寄存器有的获得正确值而另一些则获得错误值,将导致逻辑混乱进而使整个功能发生错误。
虽然了解了亚稳态发生的机制,但亚稳态发生是时间问题,往往是不可避免的,目前没有一种方式可以从根本上消灭异步电路中亚稳态的发生,只能通过优化设计使得评估出现亚稳态的平均无故障时间MTBF(Mean Time Between Failures)变大以抑制亚稳态发生,在现行FPGA设计中往往通过将异步复位信号进行两级同步后再使用,可以显著抑制亚稳态的发生,提升系统的可靠性。
3.2 局部复位的设计FPGA设计中尽量使用专用全局复位或置位资源,其主要作用是对系统中存在的所有触发器、锁存器、查找表单元的输出寄存器进行复位,不会占有额外的布线资源。
使用GSR资源,异步复位到达所有寄存器的偏斜最小。
如果设计需求里必须采用某个使能信号进行局部复位,尽量不图3 异步复位同步释放电路图图4 恢复时间和释放时间图图5 例1综合后RTL 图陈云等：F P G A 中关于复位的设计和研究184第 36 卷 数字技术与应用 Design and Research on Reset in FPGACHEN Yun,CHEN En-yao, LIU Guo-bin,ZUO Li-li,LIU Wei(Shanghai Aerospace Electronic Technology Research Institute,Shanghai 201109)Abstract:Reset is a key step in the design of FPGA. The improper reset may influence the performance of the whole circuit. In order to improve the stability and reliability of reset, this paper makes an analysis of several reset ways from various perspectives. The advantages and disadvantages are summarized. It focuses on the discussion and study of the restoration of the metastability problem and the reset for a local module or the same reset path.Feasible solutions are proposed for the common problems in designing reset.Key words:FPGA; metastability;synchronous reset; asynchronous reset; synchronous removal使用组合逻辑后的信号进行局部复位,组合逻辑出去的电平信号经常伴随着毛刺,将此信号直接用作复位将导致触发器的误判操作,如果非要使用,先此使能信号在需要进行复位的时钟域内进行多级滤波滤除毛刺后使用,这样能大大提升设计的稳定性和可靠性。
3.3 同一复位路径上复位的设计在设计时如果对复位问题不够重视,经常会出现在某些功能模块使用同步复位后又在其他模块内使用异步复位的情况,使得同一复位路径上如果既使用同步复位又使用异步复位,首先会导致复位时这条路径上相关寄存器的值跳变的时间不一致,如果这些寄存器输出后续需要做组合逻辑则易产生毛刺进而影响功能的实现,其次这种设计还有可能导致在逻辑综合和布局布线时发生问题,所以尽量避免此种情况的发生。
下面为两个常见的错误设计,其设计代码和综合后RTL图如图5、图6。
例1:always@(posedge CLK)begin if(!RST_N)Q1 <= 1'b0;elseQ1 <= DATA;endalways@(posedge CLK or negedge RST_N)begin if(!RST_N)Q2 <= 1'b0;elseQ2 <= DATA;end 例2:assign TMP = RST_N_1^RST_N_2;always@(posedge CLK)begin if(!TMP)Q1 <= 1'b0;elseQ1 <= DATA;endalways@(posedge CLK or negedge TMP)begin if(!TMP)Q2 <= 1'b0;elseQ2 <= DATA;end在复位设计中需要养成一个良好的习惯,最好单独写一个模块作为复位产生模块, 针对输入的异步复位信号,在此模块内通过异步复位同步释放的方式产生复位,然后将此复位信号作为系统复位接到接到所有其他需要复位的功能模块中,这样就会避免发生上述问题。
4 结语在FPGA设计中不论是采用同步复位还是异步复位, 复位信号必须尽量与时钟信号同步, 否则设计可能被复位到一个无效状态。
本文对FPGA 设计中常用的复位设计方法进行了分类、分析和比较,并针对实际复位设计中可能存在的问题,提出了如何提高复位可靠性的方法。
随着FPGA设计规模越来越大、功能越来越多,其复杂程度也不断提高,对复位设计可靠性的依赖也越来越紧密,一个好的复位设计方案可以有效减少或消除由复位不当所带来的系统可靠性的问题。
参考文献[1]田志明,杨军,罗岚.异步复位设计中亚稳态问题及其解决方案[J].电子器件,2002,25(4):435-439.[2]夏宇闻.Verilog数字系统设计教程(第2版)[M].北京航空航天大学出版社,2008,6.[3]李忠琪,胡剑浩,王剑.FPGA中复位电路的设计研究[C].中国通信集成电路技术与应用讨论会论文集,2008.图6 例2综合后RTL 图。