EDA实验一 基于QUARTUSII的电路设计
QuartusII实验
实验一用原理图输入法设计四位全加器一实验目的1熟悉利用Quartus II 的原理图输入方法设计简单组合电路.2掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二实验仪器电子计算机Quartus II三实验原理加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
四位全加器可对两个多位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
四实验步骤（一）创建工程1、选择菜单file—New Project Wizard，选择保存位置，并命名工程名2、将设计文件加入工程。
3、选择仿真器和综合类型，目标芯片EP2C5T144C8。
4、设置相关参数（二）原理图设计1、在QuartusII操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”建立新的原理图编辑窗口。
2、在编辑窗口右击选择Insert——Symbol，将相关元件调入原理图编辑窗口中，并连接好电路，在元件上双击后可以更改各输入引脚名。
3、保存到工程建立的目录文件夹4、将设计项目设置成可调用的文件。
在打开原理图文件的情况下，选择File—Create/Update —Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。
3-1.应用QuartusII完成基本组合电路设计
3-1. 应用QuartusII完成基本组合电路设计示例程序和实验指导课件位置：\EDA_BOOK3_FOR_1C6\chpt4\EXPT51_mux21A\工程mux21A(1) 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
(2) 实验内容1：首先利用QuartusⅡ完成2选1多路选择器（例3-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图3-3所示的仿真波形。
最后在实验系统上进行硬件测试，验证本项设计的功能。
(3) 实验内容2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图3-1，并将此文件放在同一目录中。
以下是部分参考程序：...COMPONENT MUX21APORT ( a，b，s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；...u1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy);END ARCHITECTURE BHV ;【例3-1】ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;图3-1 双2选1多路选择器3-2 mux21a功能时序波形按照本章给出的步骤对上例分别进行编译、综合、仿真。
EDA实验报告(quartus2仿真)
EDA 设计（Ⅱ）学号：姓名：院系：指导：谭雪琴时间：2011年4月8日目录1.引言 (03)2.正文 (03)2.1.设计要求 (03)2.2.整体电路工作原理 (04)2.3.子模块设计原理与仿真 (04)2.3.1.脉冲发生电路 (04)2.3.2.计时电路 (07)2.3.3.译码显示电路 (10)2.3.4.报时电路 (15)2.3.5.校时、保持以及清零电路 (16)2.3.6.总功能电路连接 (20)2.4.整体电路下载 (21)2.5.扩展闹铃功能设计 (21)2.5.1.闹铃时间设定功能 (21)2.5.2.闹铃显示功能 (22)2.5.3.闹铃响铃功能 (23)2.5.4.闹铃总电路连接 (24)3.结论 (25)4.致谢 (26)5.参考资料 (26)多功能数字钟设计（南京理工大学）摘要：本文详细介绍了多功能数字钟的工作原理及设计过程。
首先利用quartus2软件，采用模块化设计方法，分别设计分频器、模计数器、动态显示电路、清零校时电路和报时电路等功能模块，然后观察仿真波形，确认功能实现后进行封装与调用。
最后将各功能模块整合起来构成整体电路，仿真和调试通过后下载到EDA实验箱，观察实际运行结果。
此外，本文还描述了附加闹铃功能的设计过程，并记述了实验过程中出现的一些问题及解决方案，以及对这次设计的一些经验教训的反思。
关键词：数字钟；校时报时；闹铃；动态显示；消颤；仿真；下载1、引言该数字钟功能丰富、操作简单，可使人们方便的获取时间信息及相关提醒，在实际生活中广泛应用，具有显著的实用价值。
其构成虽较简单，但融合了组合逻辑电路和时序逻辑电路，包括了分频器、计数器、数据选择器、编码器译码器以及锁存器等几乎所有数字逻辑电路的所学内容，是理论联系实际，提高知识技能的绝佳途径。
2、正文2.1 设计要求利用quartus2软件设计一个数字钟，并下载到EDA实验系统中。
要求可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512HZ,59’59”时报时频率为1KHZ）等功能。
实验1基于QUARTUSII输入电路的设计资料
实验一基于QUARTUSII输入电路的设计一、实验目的1．掌握QuartusII等EDA工具软件的基本使用2．熟悉VHDL硬件描述语言编程及其调试方法。
3．掌握软件仿真和硬件下载的方法。
三、实验原理3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
译码器不需要像编码器那样用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。
本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。
四、实验内容在本实验中，用三个拨动开关(SW1~SW3)来表示三八译码器的三个输入（A、B、C）；用八个LED 来表示三八译码器的八个输出（D1~D8）。
通过输入不同的值来观察输入的结果与三八译码器的真值表是否一致。
实验箱中的拨动开关，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。
实验箱中的拨动开关与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与FPGA 的管脚连接见用户手册。
五、实验步骤下面将通过这个实验，向读者介绍QUARTUSII 的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。
1．建立工程文件1）选择“开始>程序>Altera>QuartusII 9.0”，运行QUARTUSII 软件。
或者双击桌面上的QUARTUSII 的图标运行QUARTUSII 软件，出现如图1-1 所示，如果是第一次打开QUARTUSII 软件可能会有其它的提示信息，使用者可以根据实际情况进行设定后进入图1-1 所示界面。
EDA实验报告
湖北民族学院信息工程学院实验报告（电气、电子类专业用）班级： 09 姓名：周鹏学号：030940908 实验成绩：实验地点： EDA实验室课程名称：数字系统分析与设计实验类型：设计型实验题目：实验一简单的QUARTUSII实例设计，基于VHDL格雷码编码器的设计实验仪器：HH-SOC-EP3C40EDA/SOPC实验开发平台，PC机。
一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
2、初步了解QUARTUSII原理图输入设计的全过程。
3、掌握组合逻辑电路的静态测试方法。
4、了解格雷码变换的原理。
5、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。
6、进一步掌握实验系统的使用。
二、实验原理、原理图及电路图3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
其真值表如表1-1所示输入输出A B C D7 D6 D5 D4 D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0表1-1 三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。
本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
实验一 Quartus II使用与基本逻辑电路的设计
实验一Quartus II使用与基本逻辑电路的设计[实验目的]1、熟悉Quartus II的文本输入方式, 掌握其编辑、编译综合、仿真的操作方法；2、学习Quartus II环境下的编程下载及硬件测试方法；3、学习应用QuartusII完成基本时序电路设计；4、应用QuartusII完成基本组合电路的设计。
*[实验仪器]PC机、EDA实验箱一台Quartus II 6.0软件[实验内容](1) 实验内容1：在QuartusⅡ上输入该设计的文本，并进行编辑、编译、综合、适配、仿真。
说明设计中各语句的作用，详细描述设计的功能特点，给出其所有信号的时序仿真波形。
(2) 实验内容2：引脚锁定以及硬件下载测试。
引脚锁定后进行编译、下载和硬件测试实验。
将实验过程和实验结果写进实验报告。
* (3) 实验内容3：使用SignalTap II对此计数器进行实时测试，流程与要求参考4.3节。
* (4) 实验内容4：从设计中去除SignalTap II，要求全程编译后生成用于配置器件EPCS1编程的压缩POF文件，并使用ByteBlasterII，通过AS模式对实验板上的EPCS1进行编程，最后进行验证。
*(5) 实验内容5：为此项设计加入一个可用于SignalTap II采样的独立的时钟输入端（采用时钟选择clock0=12MHz，计数器时钟CLK分别选择256Hz、16384Hz、6MHz），并进行实时测试。
[实验原理]数字逻辑电路中，根据逻辑功能的不同特点，可以把数字逻辑电路分成组合逻辑电路和时序逻辑电路两大类用。
在组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路的原来状态无关；在时序逻辑电路中，任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，也就是与电路原来的状态有关。
在数字系统中使用的最多的时序电路要算是计数器了。
计数器应用非常广泛，可以以用于对时钟脉冲的计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列等。
实验一应用QuartusⅡ完成基本组合电路设计2
实验一：应用QuartusⅡ完成基本组合电路设计一、实验目的1．了解并熟悉世界最大的可编程逻辑器件供应商之一—Altera的EDA集成开发工具QuartusII。
2．熟悉杭州康芯电子有限公司的GW48 系列SOPC/EDA 实验开发系统（GW48-PK2/CK）结构与使用方法。
3．通过2选1数据选择器的设计与实现来掌握QuartusII的文本输入法设计的操作步骤。
4、进一步熟悉QuartusⅡ的VHDL 文本设计流程全过程，学习多层次组合电路的设计、仿真和硬件测试。
二、实验内容1、使用QuartusII6.0来完成2选1数据选择器的文本输入、编译综合、仿真测试、引脚锁定及下载测试。
（可编程目标芯片见实验箱上的芯片,可能是Altera的ACEX1K（ACEX）系列中的EP1K30TC144-3）三、实验程序程序一：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX21A ISPORT(a,b,s:IN STD_LOGIC;y:OUT STD_LOGIC);END ENTITY MUX21A;ARCHITECTURE one OF MUX21A ISBEGINPROCESS(a,b,s) BEGINIF s='0' THEN Y<=a;ELSE y<=b;END IF;END PROCESS;END ARCHITECTURE one;程序二：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux22a ISPORT(a1,a2,a3,s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC); END ENTITY mux22a; ARCHITECTURE one OF mux22a IS SIGNAL y:STD_LOGIC;BEGINPROCESS(s0,a1,a2,a3) BEGINCASE s0 ISWHEN'0' => y <= a2;WHEN'1' => y <= a1;WHEN OTHERS=>NULL;END CASE;END PROCESS;PROCESS(s1,a1,a2,a3,y) BEGINCASE s1 ISWHEN'0' => outy <= a1;WHEN'1' => outy <= y;WHEN OTHERS=>NULL;END CASE;END PROCESS;END ARCHITECTURE one;四、实验仿真结果程序一：程序二：五、心得①在做实验之前要熟悉怎样创建工程，熟悉各个操作步骤，才能顺利，有效的完成实验。
实验一 Quartus II的使用1
实验一、Quartus II的使用一、实验目的：（1）熟悉Quartus II开发环境的使用（2）掌握利用Quartus II进行简单数字电路设计的基本流程及方法（3）掌握Quartus II开发环境中建立电路图的方法（4）了解Quartus II下简单设置输入激励的方法二、实验步骤下面以1位全加器为例介绍如何使用Altera Quartus II设计软件来对可编程逻辑器件进行编程。
（1）双击桌面上Quartus II 图标，运行Quartus II 软件，如图所示：图1 Quartus II 软件界面（2）建立工程。
选择菜单File→New Project Wizard，如图2所示图2 选择建立新工程向导菜单项单击菜单项New Project Wizard 后，出现向导提示框，单击按钮Next，出现如图3所示New Project Wizard 对话框界面，在该界面中输入相应工程名称和存放路径，然后单击按钮Next。
图3 New Project Wizard对话框界面出现如图4所示的Add Files 对话框界面，在File name 栏中输入文件名称，如“Adder”。
图4 Add Files对话框界面出现如图 5 所示的器件设置对话框界面，实验系统使用的是MAXII 系列的EPM1270T144C5 芯片，找到该器件后选中它，然后一直单击按钮Next，完成新工程的建立图5 器件设置对话框界面（3）新建设计文件建立新工程后，选择菜单File→New，弹出如图6 所示的新建设计文件选择窗口。
选择框中的Device Design Files 页下的项目Block Diagram/Schematic File，使用图形设计方式，单击按钮OK，则打开了图形编辑器窗口。
图6 新建设计文件选择框选择菜单File→Save As，在文件保存对话框中输入文件名，如Adder，然后单击按钮“保存”，则创建了图形设计文件Adder（4）设计逻辑电路。
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
数字电子技术实验报告-基于Quartus-II的硬件描述语言电路设计
数字电子技术基础实验报告题目：实验四基于Quartus II的硬件描述语言电路设计小组成员：小组成员：一、实验四基于Quartus II的硬件描述语言电路设计一、实验目的1)学习并掌握硬件描述语言VHDL；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
2)熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3)熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4)熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二、实验要求要求1：参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。
1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。
要求2：参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-E的七段码译码器。
1）用QuartusII波形仿真验证；2）下载到DE0开发板，利用开发板上的数码管验证。
要求3：参考“参考内容3”中给出的四位二进制计数器的源程序，编写一个计数器实现0-E计数。
用QuartusII波形仿真验证；要求4：参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。
下载到DE0开发板验证。
（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。
电路框图如下：要求5：利用已经实现的VHDL模块文件，顶层文件采用原理图设计方法，实现0-E计数自动循环显示，频率1Hz和10Hz可以切换。
（提示：如何将VHDL模块文件在顶层原理图文件中引用，参考参考内容5）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理1.VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
EDA实验报告一(QuartusII软件的使用)
实验一：QuartusII软件的使用一、实验目的1、了解和学习Quartus II 7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。
4、学习和掌握D触发器的工作和设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。
三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。
2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。
3、文本输入，在文本中输入如下程序代码： library ieee;Use ieee.std_logic_1164.all;entity men isport(a,b:in std_logic;c:out std_logic);end men;architecture rt1 of men isbeginc<=a AND b;end rt1;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。
点击projet->Set as Top-level EntityCtrl+Shift+J接下来进行编译，点击processing->Start Compilation ，见下图5、仿真验证，打开波形编辑器，新建一个波形仿真文件，如下图：然后选择菜单“View”→“Utility”→“Node Finder”出现如下对话框，在“Filter”中选择“Pins：all”，再点击“List”即在下边的“Node Found”框中出现本设计项目中所有端口引脚列表，从端口列表中选择所需要的，并逐个拖到波形编辑器窗口中。
EDA实验quartus操作流程
3.1 应用 QuartusⅡ完成 LED 的驱动一、试验目的通过试验，是同学们能够逐步了解、生疏和把握FPGA 开发软件QuartusⅡ的使用方法及VHDL 语言的编程方法。
二、试验内容SmartSOPC 核心上有 8 个发光二极管LED1-LED8.在QuickSOPC 核心板上LED1-LED8 分别与 FPGA 芯片的第 50、53-55、176 和第47-49 引脚相连。
本试验的内容是建立可用把握LED 亮/灭的简洁硬件电路，要求点亮SmartSOPC 试验箱上的4个发光二极管〔LED1、LED3、LED5和LED7〕。
具体包括：（1）使用QuartusⅡ建立工程；（2）QuartusⅡ工程设计；（3）设置编译选项并编译硬件系统；（4）下载硬件设计到目标FPGA;（5）观看LED 状态。
三、试验原理FPGA 器件同单片机一样，为用户供给了很多灵敏独立的输入/输出 I/O 口。
FPGA 每个I/O 口可以配置为输入、输出、双向I/O、集电极开路和三态门等各种组态。
做输出口时，FPGA 的 I/O 口可以吸取最大为 24mA 的电流，可以直接驱动发光二极管LED 等器件。
所以只要正确安排并锁定引脚后，在相应的引脚上输出低电平“0”，就可实现点亮该发光二极管的功能。
四、试验步奏1、使用QuartusⅡ建立工程（1）翻开QuartusⅡ软件并建立工程①翻开QuartusⅡ软件，软件界面如图 1.1 所示。
图 1.1②选择File—New project wizard来建一项工程〔留意是建工程，不是New〕,如图1.2。
图 1.2③任何一项设计都是一项工程，必需首先为此工程建立一个放置与此工程相关的全部文件的文件夹，此文件夹将被QuartusⅡ默认为工作库。
一般来说，不同的设计工程最好放在不同的文件夹中，而同一工程的全部文件都必需放在同一文件夹中。
不要将文件夹设在计算机已有的安装名目中，更不要将工程文件直接放在安装名目中。
EDA-Quartus II新实验指导书
实验的基本步骤本实验指导书的所有实验基于EDA实验台进行。
采用软件为Quartus II ,硬件芯片为ALTERA 的Cyclone II 系列FPGA芯片EP2C8Q208C8。
使用本EDA实验台进行数字逻辑实验，不需要进行手工接线。
实验工作分3步进行：1：在PC机上，基于Quartus II软件进行原理图（逻辑图）的设计，设计完成后，需要经过引脚锁定、编译下载到EDA实验台上的FPGA芯片中。
下载完成后，即在FPGA 芯片中形成物理的逻辑电路。
此步工作相当于传统实验的基于物理器件的接线操作。
2:在PC机上仿真，验证逻辑的正确性3：下载到板子上，进行物理验证（需要安装USB Blaster线缆驱动,具体安装方法自行上网查找）。
此过程可以用万用表、LED指示灯、七段码等验证实验的正确性。
实验的注意事项1：Quartus II的工程名和顶层实体名字必须为英文，且实体名字必须和VHDL代码的实体名字严格一致。
存储路径最好不要含中文和空格。
2：Quartus II的设计中所有的命名中，名字不要有空格。
3：Quartus II的原理图方式设计中放置“input”“ouput”引脚符号时，引脚符号的虚线框和原件的虚线框要刚好对上，以保证连接上，虚线框分开和部分重叠都不能正确连接。
4：所用到的时钟信号必须锁定到28脚，具体原理参考“实验用到的资源和原理”部分。
实验报告格式和内容书写实验报告，语言要简练，书写端正、作图正规。
按照如下格式和内容书写。
注意：试验5为综合性实验，其格式和实验1到4不同，同时其需要有封面并装订成册。
一般实验（实验1――4）项目名称一、实验目的及要求二、实验仪器设备三、实验内容、结果四、实验总结包括实验中遇到的问题，如何解决遇到的问题；实验后的认识和感悟等。
综合性实验（实验6）项目名称一、实验内容二、实验目的及要求三、实验仪器设备四、实验结果五、实验总结实验用到的资源和原理需要的资源：1：逻辑开关2：发光二极管指示灯3：20M时钟数字逻辑实验需要用到的输入为逻辑0、1，由逻辑开关提供，实验板提供了5个逻辑开关，为KEY_OK，KEY_UP，KEY_DOWN，KEY_LEFT，KEY_RIGHT,和FPGA的连接关系如下表1－1。
《EDA技术及应用》QuartusII 原理图设计实验
《EDA技术及应用》QuartusII 原理图设计实验
课程名称： EDA技术及应用实验类型：设计性
实验项目名称： QuartusII 原理图设计
一、实验目的和要求
1.学习EDA集成工具软件Quartus II的使用；
2.2. 熟悉基于PLD的EDA设计流程；
3.3. 学会使用原理图设计半加器、全加器电路；
4.4. 掌握对设计进行综合、仿真、指定引脚和配置下载的方法。
二、实验内容和原理
三、实验步骤及结果
半加器原理图及编译结果半加器波形
半加器原理图及编译结果
全加器波形
四、讨论和心得
在这次实验中，要求使用原理图设计半加器、全加器电路，建立原理图，在图中加入输入、输出、与门、异或门等来搭建电路是实现半加器、全加器的功能。
通过这次实验，让我学会了如何使用原理图来设计半加器和全加器，如何生成半加器的原理图符号，并在全加器的原理图中使用，同时创建波形图，来进行功能仿真和时序仿真，观察波形来看是否正确。
EDA 应用QuartusⅡ完成基本组合电路设计
专业班级：学号：姓名：EDA 技术实验报告实验项目名称：应用QuartusⅡ完成基本组合电路设计实验日期：2012.05.21 实验成绩：实验评定标准：一、实验目的熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
二、实验器材FPGA实验箱、PC机、QuartusⅡ软件三、实验内容（实验过程）实验内容1：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，给出仿真波形图。
最后在实验系统上进行硬件测试，验证本项设计的功能。
实验内容2：将此多路选择器看成是一个元件mux21a,利用元件例化语句描述此程序，并将此文件放在同一目录中。
对此顶层文件进行编译、综合、仿真。
并对其仿真波形作出分析说明。
实验内容 3：引脚锁定以及硬件下载测试。
若选择目标器件是EP1K30，建议选试验电路模式5，用键1控制s0，用键2控制s1；a3、a2、a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器speaker。
四、实验程序（1）二选一选择器的实验程序library ieee;use ieee.std_logic_1164.all;entity mux31a isport (a1,a2,a3,s0,s1:in bit;outy:out bit);end mux31a;architecture one of mux31a iscomponent mux21aport(a,b,s:in bit;y:out bit);end component;signal tmp:bit;beginu1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end one;（2）三选一选择器的实验程序library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in bit;y:out bit);end mux21a;architecture one of mux21a isbeginprocess (a,b,s)beginif s ='0' then y<=a; else y<=b;end if;end process;end one;五、实验仿真、结果及分析<一>试验仿真：（1）书中仿真图双2选择器如图。
实验一 EDA开发环境Quartus2使用练习
实验一 EDA开发环境Quartus2使用练习一、实验目的1、学习并掌握EDA开发工具Quartus2窗口界面2、学习并掌握EDA开发工具Quartus2开发流程3、练习并掌握EDA开发工具Quartus2使用方法二、实验内容1、Quartus2窗口界面图1 Quartus2的初始窗口界面Quartus2具有图形、文本等多种设计输入方式，设计输入文件形式多样：图2 Quartus2的设计输入文件类型2、Quartus2开发流程（1）建立新项目（2）选择目标器件（3）设计综合编译（4）时序波形仿真支持多种仿真方式选择矢量波形文件加入信号节点保存仿真文件输出仿真波形3、Quartus2使用练习（1）4位全加器设计VHDL设计输入参考程序：library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;USE ieee.std_logic_unsigned.all;ENTITY add_arith_4 ISPORT (A, B : IN std_logic_vector(3 downto 0);cin : IN std_logic;S : OUT std_logic_vector(3 downto 0);cout : OUT std_logic);END add_arith_4;ARCHITECTURE behave OF add_arith_4 IS beginprocess(a,b,cin)variable a_v,b_v: integer range 0 to 15;variable s_v: integer range 0 to 31;variable cin_v: integer range 0 to 1;beginif (cin='1') thencin_v:=1;elsecin_v:=0;end if;a_v:=conv_integer(a);b_v:=conv_integer(b);s_v:=a_v+b_v+cin_v;if (s_v>=16) thens_v:=s_v-16;cout<='1';elsecout<='0';end if;s<=conv_std_logic_vector(s_v,4);end process;END behave;（2）修改下列VHDL程序中的语法错误，编译通过后进行仿真，分析并说明该程序的功能。
基于Quartus2的乐曲演奏电路设计
(3)为了给分频提供预置数，需要计算分频预置数。
(4)对每部分结构单元逐一进行编译，生成相应的元器件符号，并对独立结构单元功能进行仿真。
(5)连接独立结构模块，形成完整的乐曲演奏电路。
由于FPGA/CPLD的集成规模非常大，可利用先进的EDA工具进行电子系统设计和产品开发。
由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用器件的硬件结构没有关系，因而设计开发成功的各类逻辑功能块软件有很好的兼容性和可移植性。
它几乎可用于任何型号和规模的FPGA/CPLD中，从而使得产品设计效率大幅度提高。
FPGA在结构上主要分为三个部分，即可编程逻辑单元，可编程输入/输出单元和可编程连线三个部分。CPLD在结构上主要包括三个部分，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线。
高集成度、高速度和高可靠性是FPGA/CPLD最明显的特点，其时钟延时可小至ns级，结合其并行工作方式，在超高速应用领域和实时测控方面有着非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于MCU的复位不可靠和PC可能跑飞等问题[6]。FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。
计数时钟信号作为输出音符快慢的控制信号，时钟快时输出节拍速度就快，演奏的速度也就快，时钟慢时输出节拍的速度就慢，演奏的速度自然降低。
2.2.3乐曲产生原理框图
根据2.2.1与2.2.2的分析，我们可以通过图1来获得每个音符的发音频率值与持续的时间这两个要素所对应的数值，以及通过纯硬件的手段来利用这些数值实现乐曲所希望的演奏效果。
基于Quartus II的电路设计过程图文详解
基于Quartus II 7.2 的数字电路设计操作过程图解一．Quartus II 7.2 启动方法一、直接双击桌面上的图标，可以打开Quartus II 7.2 软件；方法二、执行：【开始】→【程序】→【Altera】→【Quartus II 7.2】→【Quartus II 7.2 TalkBack Install】菜单命令，可以打开软件。
启动软件后，若你的电脑没有连接到Internet互联网，会出现如下图所示的提示，提示你没有连接到Altera的官方网站，将无法获得更新的资源。
点击〖确定〗继续，因为这不影响软件的正常使用。
若你的电脑已经正常连接到Internet互联网，则在打开软件时就不会出现以上的提示，并且可以通过软件界面右下方的两个图标：，直接连接到Altera公司的官方网站，以便获取更多的信息和资源。
二．Quartus II 7.2软件界面Quartus II 7.2软件的默认启动界面如下图所示，由标题栏、菜单栏、常用工具栏、资源管理窗口、程序编译或仿真运行状态的显示窗口、程序编译或仿真的结果显示窗口和工程编辑工作区组成。
三．Quartus II 7.2软件使用1. 新建项目工程使用QuartusII7.2设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件（CPLD、FPGA）中。
因软件在完成整个设计、编译、仿真和下载等这些工作过程中，会有很多相关的文件产生，为了便于管理这些设计文件，我们在设计电路之前，先要建立一个项目工程（New Project），并设置好这个工程能正常工作的相关条件和环境。
建立工程的方法和步骤如下：（1）先建一个文件夹。
就在电脑本地硬盘找个地方注意：文件夹的命名及其保存的路径中不能有中文字符。
（2）再开始建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard...】命令，打开建立新项目工程的向导对话框。
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EDA实验一基于QUARTUSII的电路设计
一、实验目的
1．通过一个简单的3—8译码器的设计，掌握组合逻辑电路的设计方法。
2．初步了解QUARTUSII 原理图输入设计的全过程。
3．掌握组合逻辑电路的静态测试方法。
二、实验设备
1．PC机一台；
2．Altera Blaster下载缆线一台；
3．THGSC-2实验箱一台。
三、实验原理
3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
译码器不需要像编码器那样用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。
本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。
四、实验内容
在本实验中，用三个输入信号来表示三八译码器的三个输入（A、B、C）；用八个输出信号表示三八译码器的八个输出（D4-D11）。
通过输入不同的值来观察输入的结果与三八译码器的真值表是否一致。
四、实验步骤
下面将通过这个实验，向读者介绍QUARTUSII 的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。
1．建立工程文件
1）选择开始>程序>Altera>QuartusII5.1，运行QUARTUSII 软件。
或者双击桌面上的QUARTUSII 的图标运行QUARTUSII 软件，出现如图1-1 所示，如果是第一次打开QUARTUSII 软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-1 所示界面。
2）选择软件中的菜单File>New Project Wizard，新建一个工程。
如图1-2所示。
3）点击图1-2 中的NEXT 进入工作目录，工程名的设定对话框如图1-3 所示。
第一个输入框为工程目录输入框，用户可以输入如e:/eda 等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。
第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。
用户可以设定如EXP1，一般情况下工程名称与实体名称相同。
使用者也可以根据自已的实际情况来设定。
图1-1 QUARTUSII 软件运行界面
图1-2 新建工程对话框
图1-3 指定工程名称及工作目录
4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT 进行器件选择对话框。
如图1-4 所示。
这里我们以选用CycloneII 系列芯片EP2C35F672C8为例进行介绍。
用户可以根据使用的不同芯片来进行设定。
Speed grade选项使用”any”
图1-4 器件选择界面
首先在对话框的左上方的Family 下拉菜单中选取CycloneII，在中间右边的Speed grade 下拉菜单中选取8，在左下方的Available devices 框中选取EP2C35F672C8，点击NEXT 完成器件的选取，进入EDA TOOL 设定界面如图1-5所示。
图1-5 EDA TOOL 对话框
5）按默认选项，点击NEXT 出现新建工程以前所有的设定信息，如图1-6所示，点击FINISH 完成新建工程的建立。
图1-6 新建工程信息
2．V HDL设计文件
1）在创建好设计工程后，选择File>NEW…菜单，出现图1-7所示的新建设计文件类型选择窗口。
图1-7 新建设计文件选择窗口
2）编辑好程序后，对文件进行保存，然后点击图示按钮进行编译综合。
图1-8 编译综合工具
3．对设计文件进行仿真
1）创建一个仿真波形文件，选择QUARTUSII 软件File>New，进行新建文件对话框。
如图1-22 所示。
选取对话框的Other File 标签页，从中选取VectorWaveform File，点击OK 按钮，则打开了一个空的波形编辑器窗口，如图1-23所示。
图1-22 新建文件对话框
图1-23 波形编辑器
2）设置仿真结束时间，波形编辑器默认的仿真结束时间为1μS，根据仿真需要，可以自由设置仿真的结束时间（一般设为1ms）。
选择QUARTUSII 软件的Edit>End Time命令，弹出仿真结束时间对话框，在Time 框输入仿真结束时间，点击OK 按钮完成设置。
3）加入输入、输出端口，在波形编辑器窗口左边的端口名列表区点击鼠标右键，在弹出的右键菜单中选择Insert Node or Bus…命令，在弹出的InsertNode or Bus 对话框如图1-24 所示界面中点击Node Finder…按钮。
图1-24 Insert Node or Bus 对话框
在出现的Node Finder 界面中，如图1-25 所示，在Filter 列表中选择Pins：all，在Named 窗口中输入“*”，点击List 在Nodes Found 窗口出现所有信号的名称，点击中间的按钮则Selected Nodes 窗口下方出现被选择的端口名称。
双击OK 按钮，完成设置，回到图1-24 所示的Insert Node or Bus 对话框，双击OK 按钮，所有的输入、输出端口将会在端口名列表区内显示出来，如图1-26所示。
图1-25 Node Finder 对话框
图1-26 在波形编辑器中加入端口
4）编辑输入端口波形，即指定输入端口的逻辑电平变化，在如图1-26 所示的波形编辑窗口中，选择要输入波形的输入端口如A 端口，在端口名显示区左边的波形编辑器工具栏中有要输入的各种波形，其按钮说明如图1-27 所示。
根据仿真的需要输入波形。
完成后如图1-28 所示。
最后选择软件的File>Save进行保存。
图1-27 波形编辑器工具栏
图1-28 编辑输入端口波形图1-29 仿真器工具窗口
图1-30 仿真波形
五、实验现象与结果
观察仿真结果是否与预期一致。
有条件的同学根据下表在实验箱上完成验证：文件加载到目标器件后，拨动拨动开关
六、实验报告
进一步熟悉和理解QUARTUSII 软件的使用方法。
VHDL程序代码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ymq3_8 IS
PORT(din:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
EN:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 4));
END ENTITY ymq3_8;
ARCHITECTURE ymq1 OF ymq3_8 IS
--SIGNAL y:STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
--y<=a&b&c;
PROCESS(din) BEGIN
IF EN ='0' THEN Q<="11111111";
ELSE
CASE din IS
WHEN "000"=> Q<="00000001";
WHEN "001"=> Q<="00000010";
WHEN "010"=> Q<="00000100";
WHEN "011"=> Q<="00001000";
WHEN "100"=> Q<="00010000";
WHEN "101"=> Q<="00100000";
WHEN "110"=> Q<="01000000";
WHEN "111"=> Q<="10000000";
WHEN OTHERS =>NULL;
END CASE;
END IF;
END PROCESS;
END ARCHITECTURE ymq1;
仿真结果如下：。