硬件描述语言实验报告二

实验二
三线--八线译码器、数据选择器、数据比较器、二进制编码器、译码器
三线
Verilog实现
实验目的：
一、
一、实验目的：
通过本次试验掌握三线-八线译码器、数据选择器、数据比较器、二进制编码器、译码器的Verilog语言输入方法，进一步掌握仿真器的使用方法。

实验要求
二、实验要求
二、
1.利用Verilog语言设计（三线-八线译码器），并仿真；
2.利用Verilog语言设计（四选一数据选择器），并仿真；
3.利用Verilog语言设计（数据比较器），并仿真；
4.利用Verilog语言设计（BCD
实验内容
三、实验内容
三、
1.三线-八线译码器程序：
1
2
2.
四选一数据选择器程序：
3
3.
数据比较器程序：
4.BCD 译码器程序：
`define out_010'b00_0000_0001`define out_110'b00_0000_0010`define out_210'b00_0000_0100`define out_310'b00_0000_1000`define out_410'b00_0001_0000`define out_510'b00_0010_0000`define out_610'b00_0100_0000`define out_710'b00_1000_0000`define out_810'b01_0000_0000`define out_910'b10_0000_0000`define
out_err
10'b00_0000_0000
module exam25(in,out,err);input[3:0]
in;
output[9:0]out;
output err;
assign{err,out}=func_dec(in);
function[10:0]func_dec;
input[3:0]in;
case(in)
0:func_dec={1'b0,`out_0};
1:func_dec={1'b0,`out_1};
2:func_dec={1'b0,`out_2};
3:func_dec={1'b0,`out_3};
4:func_dec={1'b0,`out_4};
5:func_dec={1'b0,`out_5};
6:func_dec={1'b0,`out_6};
7:func_dec={1'b0,`out_7};
8:func_dec={1'b0,`out_8};
9:func_dec={1'b0,`out_9};
default:func_dec={1'b1,`out_err};
endcase
endfunction
endmodule
5.二进制编码器：
`define sw_in04'b0001
`define sw_in14'b0010
`define sw_in24'b0100
`define sw_in34'b1000
module exam24(in,y);
input[3:0]in;
output[1:0]y;
assign y=func_enc(in);
4
function[1:0]func_enc;
input[3:0]in;
case(in)
`sw_in0:func_enc=0;
`sw_in1:func_enc=1;
`sw_in2:func_enc=2;
`sw_in3:func_enc=3;
endcase
endfunction
endmodule
】：通过本次试验我掌握了三线-八线译码器、数据选择器、数据比【实验总结】
【实验总结
较器、二进制编码器、译码器的Verilog语言输入方法，并进一步熟悉了仿真器的使用方法。

5。