计算机科学与技术专业研讨(doc 10页)

计算机科学与技术专业研讨(doc 10页)甘肃政法学院本科学年论文（设计）题目 ________指令级并行技术研究计算机科学学院计算机科学与技术专业08级计本2班学号：_ 200881010227__姓名：_____祁云龙____指导教师：__ 王云峰__成绩：________________完成时间：__2011_年 __12_月指令级并行技术研究祁云龙【摘要】指令级并行处理是提高处理器性能的关键，而编译器在其中的作用是至关重要的。

近二十年来，指令级并行编译一直是工业界和学术界关注的热点，在这方面也已作了大量的工作，但许多问题仍未得到圆满解决。

本文对包括中间表示设计、寄存器分配和指令调度等在内的指令级并行编译的关键技术作了较为深入的研究，并将研究成果应用于一个类VLIW处理器的指令级并行C编译器的设计和实现中，取得了比较好的效果。

提出在编译器中采用多视图的中间表示:在中间表示的设计中引入视图的概念，利用同一对象的多个分立定义的视图，满足各遍算法对于中间表示的不同需求:分离对象的物理视图与逻辑视图，隐藏物理视图的实现细竹，使算法工作在高层的逻辑视图上，并通过视图变换将高层算法映射到低层中间表示上。

通过这种方法，可以简化算法表述，提高算法的抽象层次，从而达到降低开发代价，提高算法可重用性的目的。

【关键字】指令级井行编译ABSTRACTInstruction-level parallel processing is the key technology to Promoting the performance of current processor，and compiler Plays a very important role in it .In the past 20 years，a lot of work has been done in this area . But there are still problems remaining unresolved .This paper discusses in depth the key techniques of instruction-level parallelizing compiler design，including : design of intermediate representation , register allocation , global instruction scheduling，etc . We applied the results in the development of a prototype C compiler for a VLIW-like processor ,and acquired fairly good effect.Present the multi-view intermediate representation : we introduce the concept of view in the design of intermediate representation(IR).With multiple discretely defined views of a single object，we can satisfy the different requirements to IR of algorithms of different passes. We separate the physical view and logic view of IR，and make algorithms work on the high-level logic view，and map the high-level algorithms into low-level IR through view transformations. With this technique we can simplify the formulation of algorithms and reduce the development cost，Promote the abstract level and reusability.Keywords :Instruction一Level Parallelism(ILP)一、引言对于计算能力的日益增长的需求推动着计算技术的发展，促使计算系统的设计和制造者不断发展并应用各种新技术。

纵观计算机从诞生至今近半个世纪的发展历程，其性能价格比的提高主要源自两个方面:器件技术的进步和体系结构的创新。

一方面，计算机系统的制造者通过使用具有更高速度和集成度的器件，来提高整个系统的运算速度和存储容量，另一方面，体系结构设计者则致力于发掘系统内的并行性，通过使多个操作并行执行而达到缩短程序总的执行时间的目的。

特别是近二十年来，并行处理技术取得了长足的进步，成为现代高性能计算机的关键技术。

通常，在应用程序中存在着不同层次的并行性，按照其粒度大小，可以分为任务级并行性、循环级并行性和指令级并行性三类1，相应地，在体系结构上也发展了各种技术来利用这三类不同的并行性，如针对任务级并行性的并行计算机(又分为共享存储多处理机和消息传递多计算机)，针对循环级并行性的流水线向量机，以及针对指令级并行性而在单个处理器的设计中采用的流水线、多发射、乱序执行等技术。

并行机和向量机需要编制并行程序或并行化现有串行程序，完全由人来手工编写并行程序费时费力，代价过大，人们希望由自动并行化编译器检测串行程序中的并行性，完成存储的分配和计算过程的重构，并生成并行代码或向量代码，而对于单个处理器来说，由于指令级并行的复杂性，编译器更是被视为其基本能力，如RISC结构的设计目标之一就是便于编译器生成高效的目标码。

由此可见，并行编译技术在高性能计算中的地位与重要性是毋庸置疑的。

二.指令级并行处理指令级并行处王，l)(Instruction一LevelParallelism.ILP)是指为了实现多个操作的并行执行而在处理器和编译器的设计中采用的一系列技术[2]。

八十年代以来，随着半导体技术的进步，在单个处理器芯片上集成的晶体管数量大大增加，硬件已有能力实现多个功能部件以及大容量的寄存器堆和片上Cache。

然而，为了真正作到多个操作并行执行，还需要对传统编译器产生的顺序的类RSIC操作流作依赖分析和指令调度，以发掘程序中潜在的指令级并行性。

这部分工作可以由硬件完成(动态调度)，也可以由软件完成(静态调度)，相应的有代表性的处理器体系结构为超标量(superscalar)和超长指令字(VLIW)体系结构。

对于VLIW结构，编译器包揽了从依赖分析、指令调度到资源分配的所有工作，即使是采用动态调度的超标量结构，也需要编译器预先把相互无关的操作集中在一起，以便硬件能够较容易地发现可以并行执行的操作。

由此可见，编译器在指令级并行处理中的地位是核心的。

三.指令级并行度指令级并行处理面临的首要问题是:串行程序中潜在的指令级并行度有多大?换句话说，即在不考虑技术可行性的前提下，确定程序中固有的指令级并行度的上限。

这个问题早在70年代就引起了一些研究者的注意，他们作了一系列的实验并得出了十分悲观的结论。

其中最有名的是Tjdaen和Flynn的结果，他们发现在实际的应用程序中，指令级并行度的上限仅为2一3，即平均在每一周期可以并行执行的指令约为2一3条，这被称为“Flynn瓶颈”。

现在我们知道，Flynn瓶颈仅在基本块内是正确的，限于当时优化编译技术的水平，刀dane和Flynn既没有考虑到(或者说没有想象到)代码移动越过基本块边界的可能性，也没有考虑到编译器可能作的其他各种优化变换，因而得出了过于悲观的结论。

Fosetr和Riesman在功能部件数量不限的前提下作了类似的实验tFos7t2}，他们发现若在分支处利用重复的功能部件同时进行两个方向上的训·算，并随后丢弃错误方向上的结果，则对某些程序，指令级并行度可以提高一个数量级以上，但Foster和RISemna又发现，用这种方法，若想得到IO的指令级并行度，则在程序的某些点会出现多达16条的未解决的分支指令，在这种情况下，需要重复的硬件达2之多，Foster 和Risnemna随之否定了这种方法，认为那是不现实的。

实际上，Foster和Risnemna的方法虽不现实，但却显示了“Fylnn瓶颈”作为指令级并行度的上限(不计实现可能性)是不正确的。

80年代末90年代初，随着超标量技术的逐渐成熟，许多研究者对关于指令级并行度的结论感到怀疑，遂重新进行了关于指令级并行度上限的研究，其中以wall于1991年所做的实验最为全面[2]，他所使用的模型考虑了当时提出的各种先进的技术，包括投机执行、访存识别以及其他各种编译优化技术，根据他得到的数据，对于包括SPEC在内的一大类基准测试程序，平均能够得到的并行度的上限是5。

Lam和Wlison比较了各种消除控制流影响的方法，得到了与wall相同的结论[1]。

这些工作最终澄清了关于指令级并行度的误解。

4.指令级并行体系结构（一）指令级并行体系结构的分类为使一个串行程序能够以指令级并行的方式执行，必须先对程序进行分析，以确定操作之间的依赖关系，进而确定哪些操作彼此无关，可以并行执行，最终决定操作发出的时刻，并为其分配资源和寄存器。

这一过程中涉及的各项工作，通常既可以由硬件完成，也可以由软件(编译器)完成，这些工作在硬件和软件间的划分方式，导致了各种指令级并行处理器在体系结构上的差异。

按照这一标准，指令级并行体系结构可分为串行体系结构、相关体系结构、无关体系结构和TTA(TransportTriggeredArehiteeture)体系结构几类，如下图所示:隐式并行体系结构:编译器生成通常的串行代码，由硬件作依赖分析、指令调度和资源分配，硬件通常有一固定大小的指令窗口，在执行时对窗口内的代码片段作依赖分析，动态构造依赖图，并使用记分牌、Tomasul 算法等技术调度指令执行，以保证指令间的依赖关系得到满足，此类结构中有代表性的包括流水线标量结构、超流水线结构和超标量结构等，采用此类结构的处理器系列有Pentium(Intel)，PowerPC(IBM)，Spare(Sun)，Alpha(DEC)等。

所谓“隐式”，是指并行在体系结构界面上不可见。

相关体系结构:通常称为数据流结构，此类结构的编译器需对串行代码作依赖分析，生成的目标码中通过标明操作在依赖图中的后继显式包含此信息，操作的结果通过令牌(Token)进行传递，在执行时刻进行令牌匹配，即匹配操作的所有操作数，匹配成功且功能部件可用的操作即可投入执行。