2012-2013年海南大学EDA期末考试卷

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(完整版)EDA期末考试题1

1.一个项目的输入输出端口是定义在（ A ）1-5 ACDCD 6-10 CCACA

A. 实体中；.

B. 结构体中；

C. 任何位置；

D. 进程中。

2. MAXPLUS2中编译VHDL源程序时要求( C )

A. 文件名和实体可以不同名；

B. 文件名和实体名无关；

C. 文件名和实体名要相同；

D. 不确定。

3. VHDL语言中变量定义的位置是(D )

A. 实体中中任何位置；

B. 实体中特定位置；

C. 结构体中任何位置；

D. 结构体中特定位置。

4.可以不必声明而直接引用的数据类型是(C )

A. STD_LOGIC ；

B. STD_LOGIC_VECTOR；

C. BIT；

D. ARRAY。

5. MAXPLUS2不支持的输入方式是(D )

A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。

6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( C )

A. FPGA全称为复杂可编程逻辑器件；

B. FPGA是基于乘积项结构的可编程逻辑器件；

C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。

7.下面不属于顺序语句的是( C )

A. IF语句；

B. LOOP语句；

C. PROCESS语句；

D. CASE语句。

8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( A )

A. 器件外部特性；

B. 器件的内部功能；

EDA考试题题库及答案

一、选择题

1.一个项目的输入输出端口是定义在(A)

A、实体中；

B、结构体中；

C、任何位置；

D、进程中。

2.QuartusII中编译VHDL源程序时要求(C)

A、文件名和实体可以不同名；

B、文件名和实体名无关；

C、文件名和实体名要相同；

D、不确定。

3.VHDL语言中变量定义的位置是(D)

A、实体中中任何位置；

B、实体中特定位置；

C、结构体中任何位置；

D、结构体中特定位置。

4.可以不必声明而直接引用的数据类型是(C)

A、STD_LOGIC；

B、STD_LOGIC_VECTOR；

C、BIT；

D、ARRAY。

5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)

A、FPGA全称为复杂可编程逻辑器件；

B、FPGA是基于乘积项结构的可编程逻辑器件；

C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。

6.下面不属于顺序语句的是(C)

A、IF语句；

B、LOOP语句；

C、PROCESS语句；

D、CASE语句。

7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)

A、器件外部特性；

B、器件的内部功能；

C、器件的综合约束；

D、器件外部特性与内部功能。

8.进程中的信号赋值语句，其信号更新是(C)

A、按顺序完成；

B、比变量更快完成；

C、在进程的最后完成；

D、都不对。

9.在EDA工具中，能完成在目标系统器件上布局布线软件称为

EDA(FPGA)期末考试试题

这是长期总结的EDA期末考试试题

试题一

1—2与软件描述语言相比，VHDL有什么特点? P6

答:编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构,更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用.综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL（硬件描述语言）表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性,它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l—3什么是综合？有哪些类型？综合在电子设计自动化中的地位是什么? P5

什么是综合？答:在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型?

答：（1）从自然语言转换到VHDL语言算法表示，即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域的综合，即行为综合.

(3)从RTL级表示转换到逻辑门（包括触发器）的表示，即逻辑综合。

(4)从逻辑门表示转换到版图表示(ASIC设计）,或转换到FPGA的配置网表文件，可称为版图综合或结构综合。

综合在电子设计自动化中的地位是什么？答：是核心地位（见图1-3)。综合器具有更复杂的工作环境,综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。

EDA试卷及答案2

EDA試卷及答案一、单项选择题
1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL 文本输入→________→综合→适配→__________→编程下载→ 硬件测试。 A. 功能仿真 B. 时序仿真 C. 逻辑综合 D. 配置 3. IP核在EDA技术和开发中具有十分重要的地位；提供用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。 A. 软IP B. 固IP C. 硬IP D. 全对 4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中， _________是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。 C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。 A. 可编程乘积项逻辑 B. 查找表（LUT） C. 输入缓冲 D. 输出缓冲 6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。 A. 器件外部特性 B. 器件的内部功能

EDA技术实用教程期末复习材料选择题库

1.将设计的系统或电路按照EDA开发软件要求的某种形式表

示出来。并送入计算机的过程称为( A )：

A:设计的输入B:设计的输出C:仿真D:综合

2.一般把EDA 技术发展分为（B ）个阶段。A:2 B:3 C:

4 D: 5

3.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD

结构与工作原理的描述中，正确的是__C ___。

A. CPLD即是现场可编程逻辑器件的英文简称；

B. CPLD是基于查找表结构的可编程逻辑器件；

C. 早期的CPLD是从GAL的结构扩展而来；

D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD 结构；

4.综合是EDA设计流程的关键步骤，综合就是把抽象设计层

次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C是错误的。

a)综合就是将电路的高级语言转化成低级的，可与

FPGA / CPLD的基本结构相映射的网表文件；

b)综合可理解为，将软件描述与给定的硬件结构用电路

网表文件表示的映射过程，并且这种映射关系不是唯

一的；

c)综合是纯软件的转换过程，与器件硬件结构无关；

d)为实现系统的速度、面积、性能的要求，需要对综合

加以约束，称为综合约束。

5.IP核在EDA技术和开发中具有十分重要的地位，IP分软

IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____B______。

a)提供用VHDL等硬件描述语言描述的功能块，但不涉

及实现该功能块的具体电路；

b)提供设计的最总产品----掩膜；

c)以网表文件的形式提交用户，完成了综合的功能块；

(完整word版)EDA期末考试试卷及答案

第1页（共5页）

班级学号姓名

密封线内不得答题

一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B

A ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件

B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列

C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真

D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供

2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。

A ．器件外部特性

B ．器件的综合约束

C ．器件外部特性与内部功能

D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。

A ．State0

B ．9moon

C ．Not_Ack_0

D ．signall

4．以下工具中属于FPGA/CPLD 集成化开发工具的是 D

A ．ModelSim

B ．Synplify Pro

C ．MA TLAB

D ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。

A ．立即完成

B ．按顺序完成

C ．在进程的最后完成

D ．都不对

6．以下关于CASE 语句描述中错误的是 A

A ．CASE 语句执行中可以不必选中所列条件名的一条

B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”

EDA技术期末复习题

1．结构体中包含了四类功能描述语句：语句、______________语句、子程序调用语句和语句。(P304)

2. 下列关于程序包的用法正确的是: ________ (P319)

A、一个程序包中只能包含常数说明，VHDL数据类型说明，元件定义和子

程序这几种结构之一或他们中的几种

B、程序包首可以独立定义和使用

C、程序包结构中，必须同时含有程序包首和程序包体

D、一个完整的程序包中，程序包首名和程序包体名可以不是同一个名字

3. 参数传递说明语句以关键词引导一个类属参量表，通常在实体中

的位置处于语句之前。(P300-301)

4. 下列逻辑操作符中哪个的优先级最高：_______。

A. AND

B. OR

C. NOT

D. XOR

5. 下列关于操作符说法不正确的是:_______ (P333)

A、关系操作符的操作对象可以是VHDL中的任何数据类型构成的操作数

B、关系操作符的返回值是布尔类型数据

C、MOD和REM的操作数数据类型只能是整数，运算操作结果也是整数。

D、SLL是左移位操作，右边跟进的位补零

6. 下列说法正确的是: _______。(P332)

A、只有BIT型和整型数据可以参与加减运算。

B、操作符是有优先级别的，其中逻辑运算符的级别最低。

C、BIT 、BOOLEAN和STD_LOGIC可以进行逻辑运算

D、a nand b nand c 这串运算可以不加括号

7. 下列语句中，不属于并行语句的是：________

A、进程语句

B、CASE语句

C、元件例化语句

D、WHEN…ELSE…语句

EDA技术实用教程期末考试

一．填空题

1.术语CPLD表示什么意思？（a)

（a）复杂可编程逻辑器件；（b）组合可编程逻辑器件;(c)组合可编程局部器件.

2.术语FPGA表示（b）．

（a）正规的可编程门阵列；(b）现场可编程门阵列；（c）有限可编程门阵列。

3.术语HDL代表(a）

（a)硬件描述语言; （b）美元崇拜者；（c）硬件开发语言; (d)高级设计语言。

4.关于自上而下的EDA设计，选择所有正确的说法.（abcdef)

（a）可做到更好的资源分配；（b)使得每一个小的功能模块可以被单独仿真；

(c)加速仿真；(d)使器件的行为建模更容易；（e）导致一个低功耗的设计;

（f）可在设计组的各成员之间有效地分割一个设计项目

5。测试的10／10规则是（C )。

（a）应该每10天测试10次。(b)对于设计的每个10%的部分应该进行10次测试.

（c)测试电路的规模不应超过整个电路规模的10%，而且设计和调试测试电路所占用的时间不应超过设计和调试原电路所用时间的10%.

6.术语“功能仿真"的含义是(a)

（a）仿真一个设计的功能如何,而不关心其定时;（b）仿真一个设计的功能等效性；

（c)仿真设计所代表的精确功能；（d）仿真一个设计的功能和时间特性。

7。VHDL程序输入方法主要有（原理图输入法）,（文本输入法）和(参数化宏功能块LPM设计法）

8.下列说法正确的是(a，c）

（a）进程的启动必须有敏感信号;（b)进程语句process 必须有敏感信号列表；

（c)进程可以用wait语句启动；（d）进程中的语句顺序颠倒一下不会改变所描述电路的功能．

电子与通信技术：EDA技术考试题

1、单选可以不必声明而直接引用的数据类型是（）。

A.STD_LOGIC

B.STD_LOGIC_VECTOR

C.BIT

D.前面三个答案都是错误的

正确答案：C

2、单选电（江南博哥）子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）及提高运行速度（即速度优化），下列方法（）不属于面积优化。

A、流水线设计

B、资源共享

C、逻辑优化

D、串行化

正确答案：A

3、单选在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。

A.IF

B.THEN

C.AND

D.OR

正确答案：B

4、单选关于VHDL数据类型，正确的是（）。

A.数据类型不同不能进行运算

B.数据类型相同才能进行运算

C.数据类型相同或相符就可以运算

D.运算与数据类型无关

正确答案：D

5、名词解释HDL

正确答案：硬件描述语言

6、单选MAX+PLUSII的设计文件不能直接保存在（）。

A.硬盘

B.根目录

C.文件夹

D.工程目录

正确答案：B

7、填空题EDA设计输入主要包括（）、（）和（）。

正确答案：图形输入；HDL文本输入；状态机输入

8、问答题结构体的三种描述方式。

正确答案：即行为级描述、数据流级描述和结构级描述。

9、填空题时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为功能（）。

正确答案：仿真

10、单选综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。

2012-2013年海南大学EDA期末考试卷

2012-2013年海南大学信息学院EDA技术及应用考试

试卷（A卷）

时间:120分钟（2012年12月）考试形式:闭卷

一、选择题（20分）

1．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）

A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下

载→硬件测试

B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下

载→硬件测试

C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→

适配硬件测试；

D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综

合→硬件测试

2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____C_____是错误的。

A. 综合就是将电路的高级语言转化成低级的，可与FPGA /

CPLD的基本结构相映射的网表文件；

B. 为实现系统的速度、面积、性能的要求，需要对综合加以

约束，称为综合约束；

C. 综合是纯软件的转换过程，与器件硬件结构无关；

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表

文件表示的映射过程，并且这种映射关系不是唯一的。3．CPLD的可编程是主要基于什么结构：（D）

A .查找表（LUT）；

B. ROM可编程；

C. PAL可编程；

D. 与或阵列可编程；

4. IP核在EDA技术和开发中具有十分重要的地位，以HDL方

式提供的IP被称为：（Ｃ）

A. 硬IP；

B. 固IP；

C. 软IP；

D. 都不是；

5. 流水线设计是一种优化方式，下列哪一项对资源共享描述正

EDA技术—VHDL版期末试卷(含答案)

班级学号姓名

密封线内不得答题一、单项选择题（30分）

1．以下描述错误的是 C

A．QuartusII是Altera提供的FPGA/CPLD集成开发环境

B．Altera是世界上最大的可编程逻辑器件供应商之一

C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品D．QuartusII完全支持VHDL、Verilog的设计流程

2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B

A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII

3．以下器件中属于Xilinx 公司生产的是 C

A．ispLSI系列器件B．MAX系列器件

C．XC9500系列器件D．FLEX系列器件

4．以下关于信号和变量的描述中错误的是 B

A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线

B．信号的定义范围是结构体、进程//在整个结构体的任何地方都能使用

C．除了没有方向说明以外，信号与实体的端口概念是一致的

D．在进程中不能将变量列入敏感信号列表中

5．以下关于状态机的描述中正确的是 B

A．Moore型状态机其输出是当前状态和所有输入的函数

//Mealy型状态机其输出信号是当前状态和当前输入的函数

班级学号姓名

密封线内不得答题

B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期

C．Mealy型状态机其输出是当前状态的函数

D．以上都不对

6．下列标识符中， B 是不合法的标识符。

A．PP0 B．END C．Not_Ack D．sig

海南大学数据结构往年试题

海南大学2012-2013学年度第1学期试卷

科目：《数据结构》试题( A卷) 学院：信息学院专业班级：

姓名：学号：

阅卷教师： 2010 年月日

考试说明：本课程为闭卷考试，可携带计算器。

1.栈的逻辑特点是，队列的逻辑特点是。

2.线性表的顺序存储结构是一种（）的存储结构，线性结构的链式存储是一种（）的存

储结构。

A．随机存取 B.顺序存取 C.索引存取 D.散列存取

3.向一个栈顶指针为的带头结点的非空的链栈中删除结点，则其操作步骤是（ C ）

>; >>>; (s)

C. s = >(s)

D. s = > >(s)

4. 向一个栈顶指针的链栈中插入一个s所指的结点时，执行的操作是（B）

>; >>>; (s)

C. s = >(s)

D. s = > >(s)

5. 设链队列的队头指针为，队尾指针为，队列为空的条件是；，队列为满的条件是。

6.带头结点的单向循环链表为空的判断条件是（）

A. B. > C. > D.

7. 在一个长度为n的单链表的第i（0<<n）个元素后面插入一个元素时，需要向后移动（）个元素。

A． 1 1 D.0

8.在一个长度为n的顺序存储的线性表中，删除第i个元素(1≤i≤1)时，需要从前向后依次前移（）个元素。

A． 1 1 D.0

9. 若某线性表最常用的操作是在最后一个元素之后插入一个元素和删除进入表中的最后一个元素，则采用（）存储方式最节省运算时间和存储空间。

A.单链表

B.仅有头指针的单循环链表

电子设计自动化(eda)期末考试试题及答案

三、改错；找到5处错误并改正（10分）

LIBRARY IEEE ;

USE IEEE.STD_LOGIC_1164.ALL ；

ENTITY CNT4 IS

PORT ( CLK ：IN STD_LOGIC ;

Q ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0））END ；

ARCHITECTURE bhv OF CNT IS

SIGNAL Q1 : STD_LOGIC_VECTOR（3 DOWNTO 0）；

BEGIN

PROCESS （CLK）

BEGIN

IF CLK'EVENT AND CLK THEN

Q1 〈= Q1 + 1 ;

END PROCESS ；

Q 〈= Q1 ；

END bhv;

四、设计,要求写出完整的vhdl代码。(65分）

1、16位硬件加法器，要求有进位输入和进位输出。（15分）

2、七段数码管译码显示电路设计(数码管共阳极接法）（12分)

要求输入BCD码，输出驱动数码管显示0到9

3、十进制加法计数器，要求有复位功能。(13分）

4、上升沿触发的D触发器，要求用三种方式描述,实体可只写一个。（15分）

B ： IN STD_LOGIC_VECTOR（15 DOWNTO 0) ；

S ： OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ；

COUT ： OUT STD_LOGIC )；

END ADDER4B ;

ARCHITECTURE behav OF ADDER16 IS

SIGNAL SINT : STD_LOGIC_VECTOR(16 DOWNTO 0）；

Verilog试题2012(A答案)

北京航空航天大学

2011 ～2012 学年第二学期数字EDA 期末考试试卷

（ 2012 年 5 月 23 日）

班级：__________；学号：______________；姓名：__________________；成绩：___________

注意事项：1、填空题与选择题直接在试题上作答

2、设计题在答题纸上作答

正题：

一、填空题（共30分，每道题3分）

1．写出表达式以实现对应电路的逻辑功能。

2．根据图中输入输出关系将Verilog

模块定义补充完整，其中信号A 为5比特宽度，其余信号为1比特宽度。 A 宽

3． IEEE 标准的硬件描述语言是 verilog HDL 和 VHDL 。

4．你所知道的可编程逻辑器件有（至少两种）： FPGA, CPLD, GAL, PAL （任写其二）。

5．假定某4比特位宽的变量a 的值为4’b1011，计算下列运算表达式的结果

6． Verilog 语言规定了逻辑电路中信号的4种状态，分别是0，1，X 和Z 。其中0表示低电平状态，1表示高电平状态，X 表示不定态（或未知状态），Z 表示高阻态。

assign F= E ^ ( (A&B) | (!(C&D)))

module tblock( A,B,C ) ; output [4:0] A;

input B;

inout C; …… //省略了功能描述

endmodule //模块结束 &a = 1’b0 ~a = 4’b0100 {3{a}} = 12’b101110111011 {a[2:0],a[3]} = 4’b0111 (a<4’d3) || (a>=a) = 1’b1 !a = 1’b0

EDA期末试卷及答案

B.综合的输出是一个网表，包括逻辑门和它们之间的连接关系；

C.综合的目的是将高层次的抽象设计转化为低层次的逻辑电路；

D.综合只能在设计输入完成后进行，不能在设计实现和实际设计检验阶段进行。

一、填空题

1.EDA技术的发展可分为MOS时代、CMOS时代和ASIC三个阶段。

2.EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3.EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。

4.时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为功能仿真。

5.VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的。

6.设计结束后必须进行仿真，以检查设计文件的正确性。

7.EDA方式设计实现的电路设计文件最终可以编程下载

到FPGA和CPLD芯片中，完成硬件设计和验证。

8.MAX+PLUS的文本文件类型是“.vhd”。

9.在PC上利用VHDL进行项目设计时，不允许在根目录

下进行，必须在根目录为设计建立一个工程目录（即文件夹）。

10.VHDL源程序的文件名应与实体名相同，否则无法通

过编译。

二、选择题：

11.在EDA工具中，能完成在目标系统器件上布局布线软

件称为“适配器”。

12.执行MAX+PLUSⅡ的“TimingAnalyzer”命令可以精确

分析设计电路输入与输出波形间的延时量。

13.VHDL常用的库是“XXX”。

14.“PROCESS语句”既是并行语句又是串行语句。

15.在VHDL中，用语句“clock’EVENT AND clock=’0’”表

EDA试卷参考答案

一、单项选择题

1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。P14

A. 功能仿真

B. 时序仿真

C. 逻辑综合

D. 配置

3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。P25

A. 软IP

B. 固IP

C. 硬IP

D. 全对

4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。P15

A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。P42

A. 可编程乘积项逻辑

B. 查找表（LUT）

C. 输入缓冲

D. 输出缓冲

6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。P274

A. 器件外部特性

B. 器件的内部功能

C. 器件外部特性与内部功能

D. 器件的综合约束

7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。P238