VerilogHDL硬件描述-2资料
合集下载
硬件描述语言verilog_HDL基础
3.1.4 数据流动的控制
组合逻辑计算电路中设有许多寄存器组，它们是用来 暂存运算的中间数据。对寄存器组之间数据流动进行精确 的控制，在算法的实现过程中有着及其重要的作用。这种 控制是由同步状态机实现的
3.2
在Verilog HDL设计中启用同步时序逻辑
同步时序逻辑是指表示状态的寄存器组的值只可能在唯 一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳 沿触发的状态机就是一例。 用Verilog HDL 设计的可综合模块,必须避免使用异步时 序逻辑，这不但是因为许多综合器不支持异步时序逻辑的综 合，而且也因为用异步时序逻辑确实很难来控制由组合逻辑 和延迟所产生的冒险和竞争。 同步时序逻辑比异步时序逻辑具有更可靠更简单的逻辑 关系。如果我们强行作出规定，用Verilog 来设计可综合的 状态机必须使用同步时序逻辑,有了这个前提条件，实现自动 生成电路结构的综合器就有了可能。
2.1
加法器
在数字信号处理的快速运算电路中常常用到多位数字 量的加法运算，这时需要用到并行加法器。并行加法器比串 行加法器快得多，电路结构也不太复杂。
用Verilog HDL 来描述加法器是相当容易的，只需要把运 算表达式写出就可以了。
module add_4( X, Y, sum, C); input [3 : 0] X, Y; output [3: 0] sum; output C; assign {C, Sum } = X + Y; endmodule
数据通道开关的逻辑图
数据通道 开关的输出波 形图
3.1
运算部件和数据流动的控制逻辑
组合逻辑举例之二：一个八位三态数据通路控制器
它的Verilog HDL描述如下： `define ON 1 ‘b 1 `define OFF 1 ‘b 0 wire LinkBusSwitch; wire [7:0] outbuf; inout [7:0] bus; assign bus = (LinkBusSwitch= = `ON) ? outbuf : 8 ‘hzz
硬件描述语言 Verilog HDL
端口声明，参数声明<可选>
`include指令
变量声明（wire,reg及其它类型） 数据流语句（assign） 低层模块的实例 过程块always和initial（包含所有的行为语句） 任务（task）和函数（function）
endmodule; 模块结束语句
16
4.3.3 模块和端口
17
4.3.3 模块和端口
3．$stop任务和$finish任务
۞ $stop任务使得仿真被挂起（例：暂停仿真以检查 信号值 ）
۞ $finish任务将结束仿真，并退出仿真环境
21
4.3.3 系统任务和系统函数
常用的几个系统任务和系统函数：
4．时间函数：$time ，$stime ，$realtime 5．$random函数
32
4.4.2 数据类型
2．变量（Variable）类型 （reg、integer、time、real、realtime） 数据存储单元的抽象，下一次赋值前，变量的值保持不变 （1）寄存器（reg）变量类型
۞ 对应具有状态保持作用的硬件电路，如触发器、锁存器等
۞ 声明形式：reg [msb:lsb] reg1,reg2,...regN;
3
4.1 HDL简介
4.1.1 关于HDL（硬件描述语言）
使用HDL ۞用一种高级语言来表达大规模集成电路的功能，隐藏
其具体实现的细节，对数字电路和数字逻辑系统能够 进行形式化的描述。 ۞提高逻辑设计效率，降低设计成本，缩短设计周期。 ۞多方位的仿真可以在设计完成之前检测到其错误，减 少设计重复的次数，使第一次投片便能成功实现芯片 成为可能。 ۞使检测各种设计方案变得容易和方便，对方案的修改 只需要修改HDL程序，比修改原理图容易得多。
`include指令
变量声明（wire,reg及其它类型） 数据流语句（assign） 低层模块的实例 过程块always和initial（包含所有的行为语句） 任务（task）和函数（function）
endmodule; 模块结束语句
16
4.3.3 模块和端口
17
4.3.3 模块和端口
3．$stop任务和$finish任务
۞ $stop任务使得仿真被挂起（例：暂停仿真以检查 信号值 ）
۞ $finish任务将结束仿真，并退出仿真环境
21
4.3.3 系统任务和系统函数
常用的几个系统任务和系统函数：
4．时间函数：$time ，$stime ，$realtime 5．$random函数
32
4.4.2 数据类型
2．变量（Variable）类型 （reg、integer、time、real、realtime） 数据存储单元的抽象，下一次赋值前，变量的值保持不变 （1）寄存器（reg）变量类型
۞ 对应具有状态保持作用的硬件电路，如触发器、锁存器等
۞ 声明形式：reg [msb:lsb] reg1,reg2,...regN;
3
4.1 HDL简介
4.1.1 关于HDL（硬件描述语言）
使用HDL ۞用一种高级语言来表达大规模集成电路的功能，隐藏
其具体实现的细节，对数字电路和数字逻辑系统能够 进行形式化的描述。 ۞提高逻辑设计效率，降低设计成本，缩短设计周期。 ۞多方位的仿真可以在设计完成之前检测到其错误，减 少设计重复的次数，使第一次投片便能成功实现芯片 成为可能。 ۞使检测各种设计方案变得容易和方便，对方案的修改 只需要修改HDL程序，比修改原理图容易得多。
VerilogHDL硬件描述(第二节)资料
reg: 最常用的，用于行为描述中对寄存器类的说明 integer：32位带符号整形变量 time：64位无符号时间变量 real：64位浮点、双精度、带符号实形变量 realtime：其特征与real型变量一致
2018年11月27日
22
寄存器类型(reg)
定义寄存器数据类型的关键字是reg，可以通过赋值语句 改变寄存器存储的值。 reg类型数据的缺省初始值为不定值x，这在电路仿真时 需要十分注意，建议仿真前都要明确给每一个寄存器确 定初始值。 在“always”块内被赋值每一个信号都必须定义成reg类 型。 定义方式： reg [位宽] 数据名1,数据名2,… 数据名i; reg rega; //定义了一个1位reg型数据 reg [3:0] regb; //定义一个4位的reg型数据 reg [4:0] regc, regd; //定义两个5位的reg型数据
2018年11月27日
6
整数
在Verilog中，整型常量有以下四种进 制表示形式：
二进制整数(b或B) 十进制整数(d或D) 十六进制整数(h或H) 八进制整数(o或O) Verilog 中的标识符是区分大小写的，但在 表示进制和数值a-f时使用大写或小写都可以， 不加以区分。
2018年11月27日
wire a; //定义了一个一位的wire型数据 wire [7:0] b;//定义了一个八位的wire型数据 wire [4:1] c,d; //定义了二个四位的wire型数据
2018年11月27日 18
线网类型变量的种类：
类型
wire, tri supply1, supply2 wor, trior wand, triand trireg tri1, tri0
第九章 硬件描述语言Verilog HDL (2)
“<=”非阻塞过程性赋值：将想要赋给左式的值安排在未来时刻。不等上一个赋值 完成执行下个赋值语句。 “=” 阻塞过程性赋值：按照顺序执行，前一个赋值结束才执行下边的赋值语句。
/ * …… * /内表示注释部分，一般可占据多行。 对编译不起作用！
10
多行注释符
9.2 Verilog HDL基本结构
第9章
硬件描述语言Verilog HDL
9.1 9.2 9.3 9.4 9.5 9.6 9.7 引言 Verilog HDL基本结构 数据类型及常量、变量 运算符及表达式 语句 赋值语句和块语句 条件语句
9.8 循环语句 9.9 结构说明语句 9.10 编译预处理语句 9.11 语句的顺序执行与并行执行 9.12 不同抽象级别的Verilog HDL模型 9.13 设计技巧
（3）用 “always” 块语句 结构说明语句
always @(posedge clk) // 每当时钟上升沿到来时执行一遍块内语句 begin if(load) out = data; // 同步预置数据 else out = data + 1 + cin; // 加1计数 end
注1：“always” 块语句常用于描述时序逻辑，也 可描述组合逻辑。 注2：“always” 块可用多种手段来表达逻辑关系 ，如用if-else语句或case语句。 注3： “always” 块语句与assign语句是并发执行 的， assign语句一定要放在“always” 块语句之外 ！
assign语句：无论右边表达式操作数何时发生变化，右边表达式都 会重新计算，并且在指定的延迟后给左边表达式赋值。
I/O说明
整个Verilog HDL程序嵌套在module和endmodule声明语句中。 每条语句相对module和endmodule最好缩进2格或4格！ // …… 表示注释部分，一般只占据一行。对编译不起作用！
/ * …… * /内表示注释部分，一般可占据多行。 对编译不起作用！
10
多行注释符
9.2 Verilog HDL基本结构
第9章
硬件描述语言Verilog HDL
9.1 9.2 9.3 9.4 9.5 9.6 9.7 引言 Verilog HDL基本结构 数据类型及常量、变量 运算符及表达式 语句 赋值语句和块语句 条件语句
9.8 循环语句 9.9 结构说明语句 9.10 编译预处理语句 9.11 语句的顺序执行与并行执行 9.12 不同抽象级别的Verilog HDL模型 9.13 设计技巧
（3）用 “always” 块语句 结构说明语句
always @(posedge clk) // 每当时钟上升沿到来时执行一遍块内语句 begin if(load) out = data; // 同步预置数据 else out = data + 1 + cin; // 加1计数 end
注1：“always” 块语句常用于描述时序逻辑，也 可描述组合逻辑。 注2：“always” 块可用多种手段来表达逻辑关系 ，如用if-else语句或case语句。 注3： “always” 块语句与assign语句是并发执行 的， assign语句一定要放在“always” 块语句之外 ！
assign语句：无论右边表达式操作数何时发生变化，右边表达式都 会重新计算，并且在指定的延迟后给左边表达式赋值。
I/O说明
整个Verilog HDL程序嵌套在module和endmodule声明语句中。 每条语句相对module和endmodule最好缩进2格或4格！ // …… 表示注释部分，一般只占据一行。对编译不起作用！
Verilog硬件描述语言与设计
精彩摘录
“Verilog是一种硬件描述语言，它允许设计师使用简洁的文本描述来描述 复杂的数字系统。这种语言被广泛用于电子设计自动化（EDA）工具链中，用于 描述和模拟数字电路设计。”
“在Verilog中，我们可以使用模块（module）来定义一个电路功能。模块 是Verilog中最基本的结构单元，它包含一组输入、输出和内部信号，以及描述 模块行为的Verilog代码。”
《Verilog硬件描述语言与设计》这本书的精彩摘录可以帮助读者更好地了 解Verilog语言和数字电路设计的基础知识。
阅读感受
《Verilog硬件描述语言与设计》读后感
在当今的电子设计自动化（EDA）领域，Verilog硬件描述语言与设计的重要 性不言而喻。这本书的，无疑为广大的电子设计工程师提供了一个全面的、权威 的学习资源。我怀着对Verilog的热爱和对电子设计的追求，认真地阅读了这本 书，以下是我对这本书的一些感想和思考。
作者简介
这是《Verilog硬件描述语言与设计》的读书笔记，暂无该书作者的介绍。
谢谢观看
《Verilog硬件描述语言与设计》这本书是一本非常值得一读的书。它不仅 让我深入理解了Verilog语言的基础知识和设计方法，更重要的是，它让我学会 了如何用Verilog进行高效的电子系统设计和建模。我相信，这本书对于所有对 电子设计感兴趣的读者来说，都会是一本非常有价值的参考书。
目录分析
《Verilog硬件描述语言与设计》是一本全面介绍Verilog HDL（硬件描述 语言）及其相关设计和验证技术的书籍。以下是该书的目录分析，旨在帮助读者 更好地了解其结构和内容。
Verilog硬件描述语言与设计
读书笔记
01 思维导图
03 精彩摘录 05 目录分析
VerilogHDL硬件描述语言HardwareDescriptionLanguage
25
状态机设计实例
26
状态机设计实例
综合结果
27
20
Mealy 型有限状态机的verilog描述
时序输出
21
Mealy 型有限状态机的verilog描述
22
有限状态机设计的一般步骤：
1)逻辑抽象，得出状态转换图。
就是把给出的一个实际逻辑关系表示为时序逻辑函数，可以用状态 转换表来描述，也可以用状态转换图来描述。这就需要：
• 分析给定的逻辑问题，确定输入变量、输出变量以及电路的状 态数。通常是取原因（或条件）作为输入变量，取结果作为输 出变量。
15
Moore型有限状态机
描述－2：组合电路输出
16
Moore型有限状态机的verilog描述
描述－2：综合结果
只推导出两个触发器，用于保存状态机的状态值（Moorestate）。
17
Mealy型有限状态机的verilog描述
组合电路输出
18
Mealy型有限状态机的verilog描述
推导出两个触发器用于保存状态机的状态值（Mealystate）。 描述Mealy状态机的最佳方式之一是使用两条always语句，一条用于描述 时序逻辑，一条用于描述组合逻辑（包括次态逻辑和输出逻辑），输入上 的任何变化都会直接影响被描述成组合逻辑的输出。
• 究竟转向哪一状态还是留在原状态不但取决于各个输 入值，还取决于当前所在状态。
• 有限状态机分为Mealy型有限状态机，和Moore型有限 状态机。
9
Moore型 有限状态机
输出由状态决定，与输入信号无关
下一个 下一状态 状态 现状态
状态逻辑
寄存器
组合逻辑
时序逻辑
输出电路
状态机设计实例
26
状态机设计实例
综合结果
27
20
Mealy 型有限状态机的verilog描述
时序输出
21
Mealy 型有限状态机的verilog描述
22
有限状态机设计的一般步骤：
1)逻辑抽象，得出状态转换图。
就是把给出的一个实际逻辑关系表示为时序逻辑函数，可以用状态 转换表来描述，也可以用状态转换图来描述。这就需要：
• 分析给定的逻辑问题，确定输入变量、输出变量以及电路的状 态数。通常是取原因（或条件）作为输入变量，取结果作为输 出变量。
15
Moore型有限状态机
描述－2：组合电路输出
16
Moore型有限状态机的verilog描述
描述－2：综合结果
只推导出两个触发器，用于保存状态机的状态值（Moorestate）。
17
Mealy型有限状态机的verilog描述
组合电路输出
18
Mealy型有限状态机的verilog描述
推导出两个触发器用于保存状态机的状态值（Mealystate）。 描述Mealy状态机的最佳方式之一是使用两条always语句，一条用于描述 时序逻辑，一条用于描述组合逻辑（包括次态逻辑和输出逻辑），输入上 的任何变化都会直接影响被描述成组合逻辑的输出。
• 究竟转向哪一状态还是留在原状态不但取决于各个输 入值，还取决于当前所在状态。
• 有限状态机分为Mealy型有限状态机，和Moore型有限 状态机。
9
Moore型 有限状态机
输出由状态决定，与输入信号无关
下一个 下一状态 状态 现状态
状态逻辑
寄存器
组合逻辑
时序逻辑
输出电路
硬件描述语言Verilog HDL
8
6.2 Verilog HDL 入门 6.2.1 Verilog HDL 的基本结构 6.2.2 简单 Verilog HDL 实例
9
6.2.1 Verilog HDL的基本结构
Verilog 使用大约100个预定义的关键词定义该语言的结构 1. VerilogHDL 程序由模块构成。每个模块的内容都是嵌在关键词module和 endmodule两个语句之间。每个模块实现特定的功能。 2. 每个模块先要进行端口的定义，并说明输入（input) 、输出（output)和 双向（inout)，然后对模块功能进行描述。 3. 除了endmodule语句外，每个语句后必须有分号。 4. 可以用/* --- */和//…..，对VerilogHDL程序的任何部分做注释。
例 2选1数据选择器的程序实例
a
0 out
b
1
sel
13
module mux2_1(out, a, b, sel) ;
output out;
数
input a, b; input sel;
assign out= sel ? b : a;
据 流 描 述
endmodule
module mux2_1(out, a, b, sel) ;
VHDL 和Verilog 的功能较强，属于行为(功能)描述语言。两种HDL均为IEEE标准。 特别是Verilog HDL的语法来源于C语言，它较 VHDL 好用好学。
7
6.1 概 述 6.2 Verilog HDL入门 6.3 Verilog HDL基本语法规则 6.4 Verilog HDL结构级建模 6.5 Verilog HDL数据流建模 6.6 Verilog HDL行为级建模 6.7 数字钟电路设计
6.2 Verilog HDL 入门 6.2.1 Verilog HDL 的基本结构 6.2.2 简单 Verilog HDL 实例
9
6.2.1 Verilog HDL的基本结构
Verilog 使用大约100个预定义的关键词定义该语言的结构 1. VerilogHDL 程序由模块构成。每个模块的内容都是嵌在关键词module和 endmodule两个语句之间。每个模块实现特定的功能。 2. 每个模块先要进行端口的定义，并说明输入（input) 、输出（output)和 双向（inout)，然后对模块功能进行描述。 3. 除了endmodule语句外，每个语句后必须有分号。 4. 可以用/* --- */和//…..，对VerilogHDL程序的任何部分做注释。
例 2选1数据选择器的程序实例
a
0 out
b
1
sel
13
module mux2_1(out, a, b, sel) ;
output out;
数
input a, b; input sel;
assign out= sel ? b : a;
据 流 描 述
endmodule
module mux2_1(out, a, b, sel) ;
VHDL 和Verilog 的功能较强，属于行为(功能)描述语言。两种HDL均为IEEE标准。 特别是Verilog HDL的语法来源于C语言，它较 VHDL 好用好学。
7
6.1 概 述 6.2 Verilog HDL入门 6.3 Verilog HDL基本语法规则 6.4 Verilog HDL结构级建模 6.5 Verilog HDL数据流建模 6.6 Verilog HDL行为级建模 6.7 数字钟电路设计
3.Verilog_HDL硬件描述语言
1.Verilog HDL概述
1.2Verilog在VLSI设计过程中的位置
系统描述
数字电路设计者 用Verilog HDL 来描述自己的设 计思想，然后利 用EDA工具进行 仿真，综合，最 终用ASIC或 FPGA实现其功 能
功能设计 X=(AB*CD)+(A+D)+(AD+C) 逻辑设计
电路设计
2.2 模块（module）
简单实例
例1.加法器
2.Verilog HDL建模概述
2.2 模块（module）
简单实例
例2.比较器
2.Verilog HDL建模概述
2.2 模块（module）
简单实例
例3.三态门驱动器
2.Verilog HDL建模概述
2.3 模块的结构
模块内容位于module和endmodule两个语句之间 模块包括接口描述部分和逻辑功能描述部分。可与
Case语句
Verilog HDL基本语法
标识符
注释
格式 数字值集合
数据类型
运算符和表达式 条件语句 Case语句
标识符
定义：标识符（identifier）用于定义模块名、端口名、
信号等。 可以是一组字母、数字、$符号和_(下划线)符号的组 合，但标识符的第一个字符必须是字母或者下划线。 另外，标识符区分大小写。 例：Count
一位全加器行为建模 采用更高级（更趋于行为
级）的描述方式，即直接 采用“+”来描述加法 {Cout , Sun}表述将两个信 号拼接成一个宽度更长的 信号。
2.Verilog HDL建模概述
2.7 三种建模方式
硬件描述语言VerilogHDL基础
入zz x x x
CSLG
4、设计举例
试用Verilog语言的门级 元件描述2线-4线译码器.
E1
& Y0
//Gate-level description of a 2-to-4-
line decoder
module _2to4decoder (A1,A0,E,Y);
input A,B,E;
output [3:0] Y;
常量
格式为：<＋/－><位宽>’<基数符号><数 例值如>：3’b101、5’o37、8’he3，8’b1001_0011
实数型常量 十进制记数法 如： 0.1、2.0、5.67
科学记数法 如: 23_5.1e2、5E－4
23510.0、 0.0005
CSLG
❖Verilog允许用参数定义语句定义一个标识 符来代表一个常量，称为符号常量。
CSLG
CSLG
用Verilog HDL描述组合逻辑电路
用VerilogHDL描述组合逻辑电路
❖用VerilogHDL描述组合逻辑电路有三种不 同抽象级别：
▪ 门级描述 ▪ 数据流描述 ▪ 行为级描述
❖VerilogHDL描述的电路就是该电路的 VerilogHDL模型。
CSLG
•门级描述：
一般使用Primitive（内部元件）、自定义的下层模块对电 路描述。主要用于层次化设计中。
多输入端的或非门
多输入端的异或非门
多输出端的反相器
控制信号高电平有效的 三态反相器
控制信号低电平有效的 三态反相器
CSLG
Verilog 基本门级元件
and n-input AND gate
硬件描述语言verilog_HDL基础
12
1.4 Verilog 目前的应用情况和适用的设计
Verilog 较为适合系统级(System)、算法 级(Alogrithem)、寄存器传输级(RTL)、逻辑 (Logic)、门级(Gate)和电路开关级(Switch)的
设计，而对于特大型（千万门级以上）的系 统级(System)设计，则VHDL更为合适。
2020/2/28
13
1.5 采用 Verilog HDL 设计复杂数字电路的优点
1.5.1 传统设计方法——电路原理图输入法
采用电路原理图输入法进行设计，周期长、需 要专门的设计工具、需手工布线等。这种低水平的 设计方法大大延长了设计周期。
2020/2/28
14
1.5.2 Verilog HDL 设计法与传统的电路 原理图输入法的比较
2020/2/28
3
什么是硬件描述语言
具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级 编程语言
这种特殊结构能够：
描述电路的连接 描述电路的功能 在不同抽象级上描述电路 描述电路的时序 表达具有并行性
HDL主要有两种：Verilog和VHDL
Verilog起源于C语言，因此非常类似于C语言，容易掌握 VHDL格式严谨 VHDL出现较晚，但标准化早。IEEE 1706-1985标准。
2020/2/28
24
概述
Verilog HDL行为描述语言具有以下功能：
• 可描述顺序执行或并行执行的程序结构。 • 用延迟表达式或事件表达式来明确地控制过程的启动时间。 • 通过命名的事件来触发其它过程里的激活行为或停止行为。 • 提供了条件如if-else、case、循环程序结构。 • 提供了可带参数且非零延续时间的任务(task)程序结构。 • 提供了可定义新的操作符的函数结构(function)。 • 提供了用于建立表达式的算术运算符、逻辑运算符、位运算 符。 • Verilog HDL语言作为一种结构化的语言也非常适合于门级 和开关级的模型设计。
实验二硬件描述语言(VerilogHDL)软件基本使用方法综述
编译通过后系统信息窗口：报告相关的使用芯片类型、使用的逻辑元素个数 等信息
⑷建立波形文件，设置相关端口信号，同实验一基本相同，设置之后保存波形文 件，重新进行编译。
⑸点击时序仿真按钮，进行仿真，观察结果可知完全符合数字选择电路功能。 这种通过Verilog HDL编程实现的功能与电路设计完成的功能完全相同。
⑷Verilog模块的结构特点 • Verilog程序是由若干模块构成的。每个模块的内容 都嵌在module和endmodule两个关键字之间；每个 模块实现特定的逻辑功能。 • 每个模块首先要进行端口定义，并说明输入和输出 口（input、output或inout），然后对模块的功能 进行定义。 • Verilog程序书写格式自由，一行可以写几个语句， 一个语句也可以分多行写，。 • 除了endmodule等少数语句外，每个语句的最后必 须有分号。 • 可用 /*……*/ 和 //……对Verilog程序作注释。 • Verilog程序书写区分大小写，关键字必须小写。
更多控制端口设置
lpm_counter计数器功能仿真波形
模24方向可控计数器电路
⑸Verilog 模块的模板
•module <顶层模块名> (<输入输出端口列表>); •output 输出端口列表; //输出端口声明 •input 输入端口列表; //输入端口声明 •/*定义数据，信号的类型，函数声明*/ •reg 信号名； •//逻辑功能定义 •assign <结果信号名>=<表达式>； //使用assign语句定义逻辑功能 •//用always块描述逻辑功能 •always @ (<敏感信号表达式>) • begin • //过程赋值 • //if-else，case语句 • //while，repeat，for循环语句 • //task，function调用 • end •//调用其它模块 • <调用模块名module_name > <例化模块名> (<端口列表port_list >); •//门元件例化 • 门元件关键字 <例化门元件名> (<端口列表port_list>); •endmodule
4第四章 Verilog HDL硬件描述语言
23/36
例2：设计一个D型触发器 module DF (clk, d, q ); input clk; input d; 出现在always output q; 语句中并在表达 reg q; 式左边。 always @(posedge clk) q=d; endmodule 时钟上升沿到达 三、数据流描述方式 P171 用连续赋值语句建模
由GDA公司开发----Cadence-----OVI（推广Verilog组织）-----1995年成为IEEE标准
4.1.2 Verilog HDL的优点 1、 普及程度优于VHDL 2、 类似于C语言，简单易学 3、 可以完成各级的硬件描述 4、 语法简洁，输入代码小 例如：采用两种硬件描述语言设计同一个计数器
阳小明 4/36
module halfadder(A, B ,Sum,Carry); 1端口列表 input A, B; 2声明：说明输入 输出信号 output Sum,Carry; assign Sum=A^B; \\^ XOR 3功能描述 assign Carry=A&B; \\ & and endmodule 4结束程序 halfadder
阳小明 14/36
存储器与寄存器 定义 reg [3:0]b; reg c [3:0]; reg [7:0] d[3:0]; 区别 寄存器可选择赋值 存储器不可选择赋值 P131
Байду номын сангаас
阳小明
15/36
二、运算符 P132 1、算数运算符 + 加 减 * 乘 / 除 例如： assign n[2:0]= a[1:0]+b[1:0]; 2、关系运算符 > 大于 < 小于
阳小明
Verilog硬件描述语言
Verilog HDL硬件描述语言2.1 Verilog HDL概述2.1.1 Verilog HDL的特点Verilog HDL和VHDL一样，是目前大规模集成电路设计中最具代表性、使用最广泛的硬件描述语言之一。
作为硬件描述语言，Verilog HDL具有如下特点：1. 能够在不同的抽象层次上，如系统级、行为级、RTL（Register Transfer Level）级、门级和开关级，对设计系统进行精确而简练的描述；2. 能够在每个抽象层次的描述上对设计进行仿真验证，及时发现可能存在的设计错误，缩短设计周期，并保证整个设计过程的正确性；3. 由于代码描述与具体工艺实现无关，便于设计标准化，提高设计的可重用性。
如果有C语言的编程经验，只需很短的时间内就能学会和掌握Verilog HDL，因此，Verilog HDL可以作为学习HDL设计方法的入门和基础。
2.1.2 Verilog HDL的基本结构Verilog HDL描述是由模块（module）构成的，每个模块对应的是硬件电路中的逻辑实体。
因此，每个模块都有自己独立的功能或结构，以及用于与其它模块之间相互通信的端口。
例如，一个模块可以代表一个简单的门，一个计数器，一个存储器，甚至是计算机系统等。
例2-1-1 加法器的verilog描述module adder (in1, in2, sum);input in1,in2;output [1:0] sum;wire in1,in2;reg [1:0] sum;always @ (in1 or in2)beginsum=in1+in2;endendmodule从这个例子中可以看出，一段完整的代码主要由以下几部分组成：可以了解到一些基本信息，如代码中加法器的主要功能、设计工程师、完成的日期及版本。
例2-1-1的模块名是adder，有两个输入端口in1，in2和一个输出端口sum。
其中，输入信号是一位的，其数据类型声明为连线型(wire)；输出是两位的寄存器类型。
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
2017年9月29日
10
Reg
寄存器是数据储存单元的抽象。寄存器数据类型的关键字是reg. 可以通过赋值语句改变寄存器储存的值。 在“always”块内被赋值的每一个信号都必须定义成reg型。 reg [位宽] 数据名1,数据名2,… 数据名i; reg rega; //定义了一个1位reg型数据 reg [3:0] regb; //定义了一个4位的reg型数据 reg [4:0] regc, regd; //定义了两个5位的reg型数据
276
// This is a 32-bit decimal number by default
2017年9月29日
3
整数
x和z值:
• • •
x代表不定值，z代表高阻值。 x（或z）在十六进制值中代表4位x（或z），在八进制中代表3 位x（或z），在二进制中代表1位x（或z）。 z还可以写作?。在使用case表达式时建议使用这种写法,以提高 程序的可读性。 例: 4„b10x0 //位宽为4的二进制数，从低位数起第二位为不定值 4'b101z //位宽为4的二进制数从低位数起第一位为高阻值 12'dz //位宽为12的十进制数其值为高阻值(第一种表达方式) 12'd? //位宽为12的十进制数其值为高阻值(第二种表达方式) 8'h4x //位宽为8的十六进制数其低四位值为不定值 值x和z以及十六进制中的a到f不区分大小写。
wire a; //定义了一个一位的wire型数据 wire [7:0] b; //定义了一个八位的wire型数据 wire [4:1] c, d; //定义了二个四位的wire型数据
2017年9月29日
9
wire
a wire a b; b
wire a,b,c;
a b
NAND2
c
assign c =a & b ;
数字表达方式有以下三种:
1) [size] 'base value：这是一种全面的描述方式。 size ：位宽，定义了以位(bit) 计的常量的位宽,位宽以十进制数字表示； 如：一个4位二进制数的位宽为4； 一个4位十六进制数的位宽为16(每十六进制数用4位二进制数表示)。 base：为o或O，b或B，d或D，h或H之一； value：base进制下的常量的数值。 2) 'base value：数的位宽采用缺省位宽(由具体的机器系统决定,但至少32位)。 3) Value：在这种描述方式中,采用缺省进制十进制。
5
整数
下划线(underscore_): 可以用下划线将数分隔开，以提高程序可读性。 下划线不可以用在位宽和进制处,只能用在具体的数字之间。
例: 16'b1010_1011_1111_1010 8'b_0011_1010
//合法格式 //非法格式
2017年9月29日
6
主要的数据类型
Verilog 有2种主要的数据类型： Wire 表示器件之间的物理连接, 称为网络连接类型
2017年9月29日
4
整数
负数:
一个数字可以被定义为负数,只需在位宽表达式前加一个减号。 注意： 减号必须写在数字定义表达式的最前面，不可以放在位宽和进 制之间，也不可以放在进制和具体的数之间。 例: -8'd5 8'd-5
//这个表达式代表5的补数（用八位二进制数表示) //非法格式
2017年9月29日
2017年9月29日
11
Reg
• reg型数据常用来表示“always”模块内的指定信号，
代表触发器。
wire clk, reg q;
d;
always @ ( posedge clk ) q <= d;
2017年9月29日
12
Reg
注意：
reg型只表示被定义的信号将用在“always”块内，理解这一点 很重要。并不是说reg型信号一定是寄存器或触发器的输出。 虽然reg型信号常常是寄存器或触发器的输出，但并不一定总 是这样。
Reg 表示抽象的储存单元，称为寄存器类型
2017年9月29日
7
wire
wire（网络连线）： 由模块或门驱动的连线。 驱动端信号的改变会立刻 传递到输出的连线上。 例如：右图上，selbLeabharlann 改 变，会自动地立刻影响或 门的输出。
a
nsl
sela out selb sl
b
nets
2017年9月29日 8
2017年9月29日
2
整数
例：
4'b1111 12'habc 16'd255 (2+3)„b10 'hc3 'o21 // This is a 4-bit binary number // This is a 12-bit hexadecimal number // This is a 16-bit decimal number. //非法:位长不能够为表达式 // This is a 32-bit hexadecimal number // This is a 32-bit octal number
wire或者reg向量名[bit_select_expr]
reg [5:0] State; wire [3:0] Prt； State [1] && State [4] Prt [0] | Bbq //寄存器位选择。 //线网位选择。
Verilog HDL硬件描述语言
Hardware Description Language(HDL)
2017年9月29日
西安理工大学电子工程系
1
整数
在Verilog HDL中, 整数有四种进制表示形式:
1) 2) 3) 4) 二进制整数(b或B) 十进制整数(d或D) 十六进制整数(h或H) 八进制整数(o或O)
module AND2 (in1, in2, out); input in1，in2; output out; reg out; always @ (in1 or in2) out = in1 & in2 ; endmodule
2017年9月29日
13
位选择和部分选择
位选择从向量中抽取特定的位。形式如下：
wire
wire型数据常用来表示以assign关键字指定的组合逻辑信号。 Verilog程序模块中输入输出信号类型缺省时自动定义为wire型。 wire型信号可以用作任何方程式的输入，也可以用作“assign”语 句或实例元件的输出。
wire [位宽] 数据名1, 数据名2,… 数据名i;