verilog实验交通灯的设计
verilog交通灯课程设计
verilog交通灯课程设计一、课程目标知识目标：1. 让学生掌握Verilog硬件描述语言的基本语法和结构；2. 使学生理解交通灯系统的基本工作原理和逻辑设计；3. 帮助学生掌握利用Verilog设计交通灯控制器的方法。
技能目标：1. 培养学生运用Verilog语言进行数字系统设计的能力；2. 提高学生分析和解决实际问题的能力；3. 培养学生运用仿真工具对设计进行验证和调试的能力。
情感态度价值观目标：1. 培养学生积极探索、勇于实践的精神；2. 培养团队合作意识，提高沟通与协作能力；3. 增强学生对我国交通事业的关注和责任感。
课程性质：本课程为电子信息类专业的实践性课程，旨在通过实际项目设计，提高学生对Verilog语言和数字系统设计的理解和应用能力。
学生特点：学生已具备一定的数字电路基础知识，熟悉Verilog基本语法，但缺乏实际项目经验。
教学要求：结合实际交通灯系统，引导学生运用所学知识进行设计，注重理论与实践相结合，培养学生的实际操作能力和创新能力。
在教学过程中，将目标分解为具体的学习成果，以便进行教学设计和评估。
二、教学内容1. 交通灯系统原理介绍：分析交通灯系统的基本工作原理，包括信号灯的时序关系和控制逻辑。
- 相关教材章节：第二章 数字电路基础，第三节 时序逻辑电路。
2. Verilog基础知识回顾：复习Verilog的基本语法、数据类型、运算符和模块结构。
- 相关教材章节：第一章 Verilog语言概述，第二节 Verilog语言基础。
3. 交通灯控制器设计：指导学生使用Verilog设计一个简单的交通灯控制器。
- 相关教材章节：第三章 数字系统设计，第四节 状态机的设计与应用。
4. 仿真与验证：介绍仿真工具的使用，对设计的交通灯控制器进行功能验证和时序分析。
- 相关教材章节：第四章 仿真与验证，第一节 ModelSim仿真工具的使用。
5. 实践操作：组织学生进行实际操作，编写代码、配置仿真环境、运行仿真并调试程序。
基于verilog的交通灯设计(状态机)
实验课题:基于verilog的交通灯设计(状态机)一、Verilog程序（主程序+激励）1）主程序/*顶层模块*/module traffic_light(clk,rst,out);input clk,rst;output [5:0]out;wire [4:0] x;delay D(.clk(clk),.rst(rst),.cnt(x));state S(.in(x),.rst(rst),.clk(clk),.out(out));endmodule/*延时模块*/module delay(clk,rst,cnt);input clk,rst;output[4:0]cnt;reg[4:0]cnt;always@(posedge clk)beginif(!rst)cnt<=0;else if(cnt<29)cnt<=cnt+1;else cnt<=0;endendmodule/*状态机模块*/module state(clk,in,rst,out);input clk,rst;input[4:0]in;output [5:0]out;reg [5:0]out;reg[3:0]state;parameter r1_g2or1_2_y=6'b100010,r1_y2og1_r2=6'b001100,g1_r2oy1_r2=6'b010100, y1_r2or1_g2=6'b100001,A='b0001,B='b0010,C='b0100,D='b1000;always@(posedge clk)beginif(!rst)beginstate<=A;out<= y1_r2or1_g2;endelsebegincase(state)A: beginif(in<25)state<=A;elsebeginstate<=B;out<=r1_g2or1_2_y;endendB: beginif(in>24)state<=B;elsebeginstate<=C;out<=r1_y2og1_r2;endendC: beginif(in<25)state<=C;elsebeginstate<=D;out<=g1_r2oy1_r2;endendD: beginif(in>24)state<=D;elsebeginstate<=A;out<=y1_r2or1_g2;endendendcaseendendendmodule2）激励module test;reg clk,rst;wire [5:0]out;traffic_light test(clk,rst,out);initialbeginclk='b1;forever #5 clk=~clk;endinitialbeginrst='b0;#10 rst='b1;#500 rst='b0;#10 rst='b1;endendmodule二、实验波形图截图三、波形分析输出out[5:0]分别对应：out[5]：主干道红灯out[4]：主干道黄灯out[3]：主干道绿灯out[2]：支干道红灯out[1]：支干道黄灯out[0]：支干道绿灯初始状态为：主干道红灯亮，支干道绿灯亮。
用verilog语言编写交通灯程序
交通灯一、实验目的写一个交通灯，要求：①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。
最后用modelsim软件进行仿真。
②要求设计是一个可综合设计。
二、实验原理根据实验要求的逻辑功能描述，可以分析得出原理图如下：控制器即可以设计为一个有限状态机的形式：E-W方向S-N方向状态R Y G R Y G100100IDLE100001S1100010S2001100S3010100S4根据实验要求画出控制器的状态转移图如下：三、代码1、源代码（1）控制器模块module traffic_lights(clk,rst,count,ew,sn);input clk,rst;input[5:0] count;output[2:0] ew,sn;reg[2:0] ew,sn;reg[3:0] state;parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always @(posedge clk)if(!rst)beginstate<=Idle;endelsecasex(state)Idle: if(rst)beginstate<=s1;ends1: if(count=='d25)beginstate<=s2;ends2: if(count=='d30)beginstate<=s3;ends3: if(count=='d55)beginstate<=s4;ends4: if(count=='d60)beginstate<=s1;endendcasealways @(posedge clk)beginif(!rst)beginew<=3'b100;sn<=3'b100;endelsecasex(state)Idle: if(rst)beginew<=3'b100;sn<=3'b001;ends1: if(count=='d25)beginew<=3'b100;sn<=3'b010;ends2: if(count=='d30)beginew<=3'b001;sn<=3'b100;ends3: if(count=='d55)beginew<=3'b010;sn<=3'b100;ends4: if(count=='d60)beginew<=3'b100;sn<=3'b001;enddefault: state<=Idle;endcaseendendmodule（2）计数器模块module counter(en,clk,rst,out);output[5:0]out;input en,clk,rst;reg[5:0] out;always@(posedge clk or negedge rst)beginif(!rst)out<='d0;else if(!en&&out<'d60)out<=out+1;elseout<='d1;endendmodule（3）将控制器与计数器进行连接module traffic_lights_top(out,clk,rst,en,ew,sn); input clk,rst,en;output[2:0] ew,sn;output[5:0]out;wire[5:0] out;traffic_lights u1(.clk(clk),.rst(rst),.count(out),.ew(ew),.sn(sn));counter u2(.en(en),.clk(clk),.rst(rst),.out(out));endmodule2、激励`timescale 1ns/100ps module traffic_lights_tb;reg clk,rst,en;wire[2:0] ew,sn;wire[5:0]out;traffic_lights_top m(.clk(clk),.rst(rst),.en(en),.ew(ew),.sn(sn),.out(out));always#5 clk=~clk;initialen<=1;initialbeginclk<=1;en<=0;rst<=0;#5 rst<=1;endendmodule四、仿真波形（图一）（图二）五、波形说明波形图中，从上至下依次为：时钟信号clk、复位信号rst、计数器使能端en、东西方向上灯的状态ew、南北方向上灯的状态sn、计数器的输出out。
Verilog交通灯(模块化)
本交通灯由四个模块组成：1、顶层例化模块（traffic）2、同步时钟模块（mast_clk）3、东西方向（traffic_x）4、南北方向（traffic_y）module traffic(RESET,CLK,num_x,red_x,green_x,yellow_x,num_y,red_y,green_y,yellow_y);input RESET;input CLK;output red_x;output green_x;output yellow_x;output red_y;output green_y;output yellow_y;output [4:0] num_x,num_y;wire [6:0] num;mast_clk clk(.CLK(CLK),.RESET(RESET),.num(num));traffic_x Xx(.CLK(CLK),.RESET(RESET),.NUM(num),.red_x(red_x),.green_x(green_x),.yellow_x(yellow_x),.num_x(num_x));traffic_y Yy(.CLK(CLK),.RESET(RESET),.NUM(num),.red_y(red_y),.green_y(green_y),.yellow_y(yellow_y),.num_y(num_y));endmodulemodule mast_clk(CLK,RESET,num);input CLK;input RESET;output reg [6:0] num;always @(posedge CLK,negedge RESET)beginif(!RESET)num<=0;else if(num==59)num<=0;else num<=num+1'b1;endendmodulemodule traffic_x(CLK,RESET,NUM,red_x,green_x,yellow_x,num_x);input CLK;input RESET;input [6:0] NUM;output reg red_x;output reg green_x;output reg yellow_x;output [6:0] num_x;reg [6:0] num_x;parameter [2:0] red =3'b001,green =3'b010,yellow=3'b100;reg [2:0] state,next_state;always @(posedge CLK,negedge RESET)beginif(!RESET) state<=red;else state<=next_state;endalways @(NUM)begincase(state)red:beginif(NUM>'d29) begin next_state<=green;red_x<=0;green_x<=1;yellow_x<=0;num_x<=7'd54-NUM;endelse beginnext_state<=red;red_x<=1;green_x<=0;yellow_x<=0;num_x<=7'd29-NUM;endendgreen:beginif(NUM>'d54) begin next_state<=yellow;red_x<=0;green_x<=0;yellow_x<=1;num_x<=7'd59-NUM; endelse beginnext_state<=green;red_x<=0;green_x<=1;yellow_x<=0;num_x<=7'd54-NUM;endendyellow:beginif(NUM>'d58) begin next_state<=red; num_x=7'b0;endelse beginnext_state<=yellow;red_x<=0;green_x<=0;yellow_x<=1;num_x<=7'd59-NUM;endenddefault:next_state<=red;endcaseendendmodulemodule traffic_y(CLK,RESET,NUM,red_y,green_y,yellow_y,num_y);input CLK;input RESET;input [6:0] NUM;output reg red_y;output reg green_y;output reg yellow_y;output [6:0] num_y;reg [6:0] num_y;parameter [2:0] red =3'b001,green =3'b010,yellow=3'b100;reg [2:0] state,next_state;always @(posedge CLK,negedge RESET)beginif(!RESET) state<=green;else state<=next_state;endalways @(NUM)begincase(state)green:beginif(NUM>7'd29) begin next_state<=yellow;red_y<=1'b0;green_y<=1'b0;yellow_y<=1'b1;num_y<=7'd34-NUM;endelse beginnext_state<=green;red_y<=1'b0;green_y<=1'b1;yellow_y<=1'b0;num_y<=7'd29-NUM;endendyellow:beginif(NUM>7'd34) begin next_state<=red;red_y<=1'b1;green_y<=1'b0;yellow_y<=1'b0;num_y<=7'd59-NUM;endelse beginnext_state<=yellow;red_y<=1'b0;green_y<=1'b0;yellow_y<=1'b1;num_y<=7'd34-NUM;endendred:beginif(NUM>7'd58) beginnext_state<=green;num_y<=7'd0;endelse beginnext_state<=red;red_y<=1'b1;green_y<=1'b0;yellow_y<=1'b0;num_y<=7'd59-NUM;endenddefault:next_state<=green;endcaseendendmodule。
verilog课程设计-交通灯
课程论文论文题目基于DE2的交通灯设计完成时间课程名称 Verilog语言设计任课老师专业年级1.交通信号控制器设计要求与思路1.1设计背景FPGA是一种用户根据各自需要而自行构造逻辑功能的数字集成电路,其种类很多,内部结构也不同,但共同的特点是体积小、使用方便。
本文介绍了用VerilogHDL语言设计交通灯控制器的方法,并在QuartusII系统对FPGA芯片进行编译下载,由于生成的是集成化的数字电路,没有传统设计中的接线问题,所以故障率低、可靠性高,而且体积非常小。
本文通过EDA设计，利用VerilogHDL语言模拟仿真交通灯控制电路。
1.2设计要求根据交通灯控制器要实现的功能，考虑用两个并行执行的always语句来分别控制A方向和B方向的3盏灯。
这两个always语句使用同一个时钟信号，以进行同步，也就是说，两个进程的敏感信号是同一个。
每个always语句控制一个方向的3种灯按如下顺序点亮，并往复循环：绿灯----黄灯----红灯，每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置数法设计，这样只需改变预置数据，就能改变计数器的模，因此每个方向只要一个计数器进行预置数就可以。
为便于显示灯亮的时间，计数器的输出均采用BCD码，显示由4个数码管来完成，A方向和B方向各用两个数码管。
设定A方向红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s，B方向的红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s。
假如要改变这些时间，只需要改变计数器的预置数即可。
1.3设计思路两个方向各种灯亮的时间能够进行设置和修改，此外，假设B方向是主干道，车流量大，因此B方向通行的时间应该比A方向长。
交通灯控制器的状态转换表见下表。
表中，1表示灯亮，0表示灯不亮。
A方向和B方向的红黄绿分别用R1、Y1、G1、R2、Y2、G2来表示。
交通灯控制器状态转换表从状态表中可以看出，每个方向3盏灯依次按如下顺序点亮，并不断循环：绿灯----黄灯----红灯，并且每个方向红灯亮的时间应该与另一个方向绿灯、黄灯亮的时间相等。
verilog交通灯设计说明
module jtd (zhi,clk,u,i); input zhi,clk;output [2:0]u,i;reg[2:0]u,i;reg d;always(posedge clk)beginif(zhi)beginu[2:0]<=3'b100;i[2:0]<=3'b001;endelse begind<=d+1;if(d==30)u[2:0]<=3'b010; if(d==34)beginu[2:0]<=3'b001; i[2:0]<=3'b100; endif(d==64)beginu[2:0]<=3'b001; i[2:0]<=3'b010; endif(d==68)beginu[2:0]<=3'b100; i[2:0]<=3'b001; d<=0;endmodule jtd(zhi,u,i,clk,rst);input zhi,clk,rst;output [2:0]u,i;reg [2:0]u,i;reg[4:0]state;reg [5:0]d;initial d=0;parameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always(posedge clk)beginif(!rst) begin state<=s0;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:begin u[2:0]<=3'b100;i[2:0]<=3'b001;if(zhi)begin state<=s0;end else state<=s4;ends0:begin u[2:0]<=3'b100;i[2:0]<=3'b001;d=d+1;if(d==30)begin state<=s1;d=0;end else state<=s0;ends1:begin u[2:0]<=3'b010;i[2:0]<=3'b001;d=d+1;if(d==4)begin state<=s2;d=0;end else state<=s1;ends2:begin u[2:0]<=3'b001;i[2:0]<=3'b100;d=d+1;if(d==30) begin state<=s3;d=0;end else state<=s2;ends3:begin u[2:0]<=3'b001;i[2:0]<=3'b010;d=d+1;if(d==4)begin state<=s4;d=0;end else state<=s3;enddefault: state<=s4;endcaseendendendmodule黄灯闪module jtde(zhi,u,i,clk,rst);input zhi,clk,rst;output [2:0]u,i;reg [2:0]u,i;reg[4:0]state;reg [6:0]d;initial d=0;parameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always(posedge clk)beginif(!rst) begin state<=s4;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:begin u[2:0]<=3'b100;i[2:0]<=3'b001;if(zhi)begin state<=s0;end else state<=s4;ends0:begin u[2:0]<=3'b100;i[2:0]<=3'b001;d=d+1;if(d==30)begin state<=s1;d=0;end else state<=s0;ends1:begin d=d+1;if(d==1)begin u[2:0]<=3'b000;i[2:0]<=3'b001;state<=s1;endif(d==2)begin u[2:0]<=3'b010;i[2:0]<=3'b001;state<=s1;endif(d==3)begin u[2:0]<=3'b000;i[2:0]<=3'b001;state<=s1;endif(d==4)begin u[2:0]<=3'b010;i[2:0]<=3'b001;state<=s2;d=0;endends2:begin u[2:0]<=3'b001;i[2:0]<=3'b100;d=d+1;if(d==30) begin state<=s3;d=0;end else state<=s2;ends3:begin d=d+1;if(d==1)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==2)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s3;endif(d==3)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==4)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s4;d=0;endenddefault: state<=s4;endcaseendend黄灯闪且倒计时module mnb(zhi,u,i,clk,rst,ugx,usx,igx,isx);input zhi,clk,rst;output [2:0]u,i;output [3:0]ugx,usx,igx,isx;reg [2:0]u,i;reg[4:0]state;reg [4:0]ugx,usx,igx,isx;reg [6:0]d,e,f;initialbegin d<=0;e<=30;f<=34;endparameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always(posedge clk)beginif(!rst) begin state<=s4;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:begin u[2:0]<=3'b100;i[2:0]<=3'b001;ugx<=0;usx<=0;igx<=0;isx<=0;if(zhi)begin state<=s0;d<=0;e<=30;f<=35;end else state<=s4;ends0:beginu[2:0]<=3'b100;i[2:0]<=3'b001;ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e< =e-1;f<=f-1;if(d==30)begin state<=s1;d<=0;e<=4;f<=4;end else state<=s0;ends1:begin ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;e<=e-1;f<=f-1;if(d==0)begin u[2:0]<=3'b010;i[2:0]<=3'b001;d<=d+1;state<=s1;endif(d==1)begin u[2:0]<=3'b000;i[2:0]<=3'b001;d<=d+1;state<=s1;endif(d==2)begin u[2:0]<=3'b010;i[2:0]<=3'b001;d<=d+1;state<=s1;endif(d==3)beginu[2:0]<=3'b000;i[2:0]<=3'b001;state<=s2;d<=0;e<=35;f<=30;endends2:beginu[2:0]<=3'b001;i[2:0]<=3'b100;ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e<=e-1;f<=f-1;if(d==30) begin state<=s3;d<=0;e<=4;f<=4;end else state<=s2; ends3:begin ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e<=e-1;f<=f-1; if(d==1)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==2)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s3;endif(d==3)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==4)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s4;d<=0;endenddefault: state<=s4;endcaseendendendmodule黄灯闪。
verilog交通灯设计与实现
西北工业大学《FPGA技术实验》实验报告五（交通灯控制系统）学院：软件与微电子学院学号：姓名：专业：微电子学实验时间： 2011.11.23 实验地点：毅字楼335 指导教师：***西北工业大学2011年11月时候，给使能端enable 赋值0；由于用的BCD码，高四位和低四位就分别是我们要在译码模块的要用数码管显示的十位和个位。
译码模块：此模块主要有两个作用，控制黄灯闪烁以及对倒计时时间进行译码输出。
首先是控制黄灯闪烁。
由于控制模块只是控制三个灯的亮与不亮，在此模块中首先是相当于产生一个分频时钟y_flicker（周期1s），然后是控制黄灯的闪烁，控制模块light_select只是控制了三个灯亮与不亮（三位二进制，高电平有效），最后显示灯的亮或者闪还用三位二进制表示（colour），控制时直接把light_select 的最高位和最低位直接赋给colour的最高位和最低位（分别控制绿灯和红灯的亮），中间位当分频时钟y_flicker为高且输入light_select为高时，输出colour 才为高（黄灯亮），别的情况colour中间位都为低（黄灯灭），至此可以完美实现黄灯的闪烁了（1s内亮0.5s灭0.5s），也就可以实现要求的各个灯的亮或者闪烁。
然后就是七段译码的过程。
采用了3—8译码器的设计原理，将倒计时时间译码，输出到LED晶体管，显示最终倒计时时间。
LED中二极管对应的顺序编号如图1所示，并且是低电平有效。
写出所有数字对应的字型码，就可以知道数字的控制电平。
由于只有两位数字，考虑到成本以及复杂性，可不用扫描，直接用两个译码器就可以了。
图1 七段数码管显示字段的示意图2.总体设计框图及详细说明程序总体设计框图如图2所示。
图2 程序总体设计框图下面将对所做的系统框图进行详尽说明：首先，输入的50MHz的系统时钟和全局控制端reset ，输出为个位数字的七段译码，十位数字七段译码以及各个灯最后状态。
用verilog语言编写交通灯程序
交通灯一、实验目的写一个交通灯，要求：①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。
最后用modelsim软件进行仿真。
②要求设计是一个可综合设计。
二、实验原理根据实验要求的逻辑功能描述，可以分析得出原理图如下：三、代码1、源代码（1）控制器模块module traffic_lights(clk,rst,count,ew,sn);input clk,rst;input[5:0] count;output[2:0] ew,sn;reg[2:0] ew,sn;reg[3:0] state;parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always @(posedge clk)if(!rst)beginstate<=Idle;endelsecasex(state)Idle: if(rst)beginstate<=s1;ends1: if(count=='d25)beginstate<=s2;ends2: if(count=='d30)beginstate<=s3;ends3: if(count=='d55)beginstate<=s4; ends4: if(count=='d60) beginstate<=s1; endendcasealways @(posedge clk)beginif(!rst)beginew<=3'b100;sn<=3'b100;endelsecasex(state)Idle: if(rst)beginew<=3'b100; sn<=3'b001; ends1: if(count=='d25) beginew<=3'b100; sn<=3'b010; ends2: if(count=='d30) beginew<=3'b001;sn<=3'b100; ends3: if(count=='d55) beginew<=3'b010; sn<=3'b100; ends4: if(count=='d60) beginew<=3'b100; sn<=3'b001; enddefault: state<=Idle; endcaseendendmodule（2）计数器模块module counter(en,clk,rst,out); output[5:0]out;input en,clk,rst;reg[5:0] out;always@(posedge clk or negedge rst) beginif(!rst)out<='d0;else if(!en&&out<'d60)out<=out+1;elseout<='d1;endendmodule（3）将控制器与计数器进行连接module traffic_lights_top(out,clk,rst,en,ew,sn); input clk,rst,en;output[2:0] ew,sn;output[5:0]out;wire[5:0] out;traffic_lights u1(.clk(clk),.rst(rst),.count(out),.ew(ew),.sn(sn));counter u2(.en(en),.clk(clk),.rst(rst),.out(out));endmodule2、激励`timescale 1ns/100psmodule traffic_lights_tb;reg clk,rst,en;wire[2:0] ew,sn;wire[5:0]out;traffic_lights_top m(.clk(clk), .rst(rst), .en(en), .ew(ew), .sn(sn), .out(out) );always#5 clk=~clk;initialen<=1;initialbeginclk<=1;en<=0;rst<=0;#5 rst<=1;endendmodule四、仿真波形（图一）（图二）五、波形说明波形图中，从上至下依次为：时钟信号clk、复位信号rst、计数器使能端en、东西方向上灯的状态ew、南北方向上灯的状态sn、计数器的输出out。
verilog交通灯设计
module jtd (zhi,clk,u,i); input zhi,clk;output [2:0]u,i;reg[2:0]u,i;reg d;always@(posedge clk) beginif(zhi)beginu[2:0]<=3'b100;i[2:0]<=3'b001;endelse begind<=d+1;if(d==30)u[2:0]<=3'b010; if(d==34)beginu[2:0]<=3'b001; i[2:0]<=3'b100; endif(d==64)beginu[2:0]<=3'b001; i[2:0]<=3'b010; endif(d==68)beginu[2:0]<=3'b100; i[2:0]<=3'b001; d<=0;endmodule jtd(zhi,u,i,clk,rst);input zhi,clk,rst;output [2:0]u,i;reg [2:0]u,i;reg[4:0]state;reg [5:0]d;initial d=0;parameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always@(posedge clk)beginif(!rst) begin state<=s0;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:begin u[2:0]<=3'b100;i[2:0]<=3'b001;if(zhi)begin state<=s0;end else state<=s4;ends0:begin u[2:0]<=3'b100;i[2:0]<=3'b001;d=d+1;if(d==30)begin state<=s1;d=0;end else state<=s0;ends1:begin u[2:0]<=3'b010;i[2:0]<=3'b001;d=d+1;if(d==4)begin state<=s2;d=0;end else state<=s1;ends2:begin u[2:0]<=3'b001;i[2:0]<=3'b100;d=d+1;if(d==30) begin state<=s3;d=0;end else state<=s2;ends3:begin u[2:0]<=3'b001;i[2:0]<=3'b010;d=d+1;if(d==4)begin state<=s4;d=0;end else state<=s3;enddefault: state<=s4;endcaseendendendmodule黄灯闪module jtde(zhi,u,i,clk,rst);input zhi,clk,rst;output [2:0]u,i;reg [2:0]u,i;reg[4:0]state;reg [6:0]d;initial d=0;parameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always@(posedge clk)beginif(!rst) begin state<=s4;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:begin u[2:0]<=3'b100;i[2:0]<=3'b001;if(zhi)begin state<=s0;end else state<=s4;ends0:begin u[2:0]<=3'b100;i[2:0]<=3'b001;d=d+1;if(d==30)begin state<=s1;d=0;end else state<=s0;ends1:begin d=d+1;if(d==1)begin u[2:0]<=3'b000;i[2:0]<=3'b001;state<=s1;endif(d==2)begin u[2:0]<=3'b010;i[2:0]<=3'b001;state<=s1;endif(d==3)begin u[2:0]<=3'b000;i[2:0]<=3'b001;state<=s1;endif(d==4)begin u[2:0]<=3'b010;i[2:0]<=3'b001;state<=s2;d=0;endends2:begin u[2:0]<=3'b001;i[2:0]<=3'b100;d=d+1;if(d==30) begin state<=s3;d=0;end else state<=s2;ends3:begin d=d+1;if(d==1)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==2)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s3;endif(d==3)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==4)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s4;d=0;endenddefault: state<=s4;endcaseendend黄灯闪且倒计时module mnb(zhi,u,i,clk,rst,ugx,usx,igx,isx);input zhi,clk,rst;output [2:0]u,i;output [3:0]ugx,usx,igx,isx;reg [2:0]u,i;reg[4:0]state;reg [4:0]ugx,usx,igx,isx;reg [6:0]d,e,f;initialbegin d<=0;e<=30;f<=34;endparameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always@(posedge clk)beginif(!rst) begin state<=s4;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:begin u[2:0]<=3'b100;i[2:0]<=3'b001;ugx<=0;usx<=0;igx<=0;isx<=0;if(zhi)begin state<=s0;d<=0;e<=30;f<=35;end else state<=s4;ends0:beginu[2:0]<=3'b100;i[2:0]<=3'b001;ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e< =e-1;f<=f-1;if(d==30)begin state<=s1;d<=0;e<=4;f<=4;end else state<=s0;ends1:begin ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;e<=e-1;f<=f-1;if(d==0)begin u[2:0]<=3'b010;i[2:0]<=3'b001;d<=d+1;state<=s1;endif(d==1)begin u[2:0]<=3'b000;i[2:0]<=3'b001;d<=d+1;state<=s1;endif(d==2)begin u[2:0]<=3'b010;i[2:0]<=3'b001;d<=d+1;state<=s1;endif(d==3)beginu[2:0]<=3'b000;i[2:0]<=3'b001;state<=s2;d<=0;e<=35;f<=30;endends2:beginu[2:0]<=3'b001;i[2:0]<=3'b100;ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e<=e-1;f<=f-1;if(d==30) begin state<=s3;d<=0;e<=4;f<=4;end else state<=s2; ends3:begin ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e<=e-1;f<=f-1; if(d==1)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==2)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s3;endif(d==3)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==4)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s4;d<=0;endenddefault: state<=s4;endcaseendendendmodule黄灯闪（注：专业文档是经验性极强的领域，无法思考和涵盖全面，素材和资料部分来自网络，供参考。
Verilog语言实现设计交通灯控制器
Verilog语言实现设计交通灯控制器实验模块组成:（计数器+控制器）可以分开实现，最好一起实现避免接口对接时出错译码器实验要求：1.在十字路口两个方向各设一组红、绿、黄灯，显示顺序为:南北方向是绿、黄、红灯；东西方向是红、绿、黄灯。
2.要求红、绿、黄灯的持续时间分别为：10s、7s、3s,东西、南北方向各用一个数码管显示倒计时时间。
3.当任意方向出现特殊情况时，应优先放行，即使各方向均亮红灯,倒计时停止，且显示数字闪烁。
经过规定时间之后,恢复正常运行状态。
//计数器+控制器module ZTJ（clk，s，count1，count2,led)；parameter s0=6’b010100，s1=6’b001100,s2=6'b100010,s3=6'b100001，s4=6'b100100；input clk，s;output［3:0]count1;output［3：0]count2；output[5：0]led；reg[3:0］count1;reg[3:0］count2;reg［5:0]led；reg[5:0]st;reg[5:0］jicun；reg［3：0]i；always ＠（posedge clk）if(s==0 ＆led==6’b000000)beginled<=s0；st<=s0;count1<=4'b0110；count2〈=4’b1001；endelse if（s==0 & led!=6’b000000）begincase（st)s0：if（count1!=4'b0000) begin led<=s0；count1〈=count1—1;count2<=count2-1；end else begin count1<=4'b0010;st<=s1;ends1：if(count1！=4'b0000）begin led〈=s1;count1〈=count1—1;count2<=count2-1；end else begin count1〈=4’b1001；count2<=4'b0110；st<=s2;ends2：if(count2！=4’b0000) begin led〈=s2；count1<=count1-1;count2〈=count2-1；end else begin count2〈=4’b0010;st〈=s3;ends3:if（count2！=4'b0000）begin led<=s3;count1〈=count1—1;count2〈=count2—1；end else begin count1<=4’b0110；count2〈=4’b1001；st<=s0;enddefault：led<=s4；endcaseendelsebeginjicun<=led；led〈=s4;count1<=count1;count2〈=count2；i<=i+1;if(i==4’b1001）led〈=jicun;endendmodule//译码器module DECL7S(A，LED7S)；input [3：0］A;output ［6：0］LED7S；reg [6:0］LED7S;always＠(A）begincase(A）4’b0000：LED7S<=7'b0111111;4’b0001: LED7S<=7'b0000110；4'b0010: LED7S<=7'b1011011;4'b0011：LED7S〈=7'b1001111;4'b0100：LED7S<=7’b1100110;4’b0101：LED7S<=7’b1101101;4'b0110: LED7S<=7’b1111101；4'b0111：LED7S<=7'b0000111；4’b1000：LED7S<=7'b1111111;4’b1001: LED7S<=7'b1101111;4'b1010: LED7S<=7’b1110111;4’b1011：LED7S〈=7'b1111100；4’b1100: LED7S〈=7'b0111001;4'b1101：LED7S<=7’b1011110；4'b1110: LED7S<=7'b1111001；4’b1111：LED7S〈=7’b1110001;default:LED7S〈=7'b0111111;endcaseendendmodule。
用verilog语言编写交通灯程序
交通灯一、实验目的写一个交通灯，要求：①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。
最后用modelsim软件进行仿真。
②要求设计是一个可综合设计。
二、实验原理根据实验要求的逻辑功能描述，可以分析得出原理图如下：控制器即可以设计为一个有限状态机的形式：E-W方向S-N方向状态R Y G R Y G1 0 0 1 0 0 IDLE1 0 0 0 0 1 S11 0 0 0 1 0 S20 0 1 1 0 0 S30 1 0 1 0 0 S4根据实验要求画出控制器的状态转移图如下：三、代码1、源代码（1）控制器模块module traffic_lights(clk,rst,count,ew,sn);input clk,rst;input[5:0] count;output[2:0] ew,sn;reg[2:0] ew,sn;reg[3:0] state;parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always (posedge clk)if(!rst)beginstate<=Idle;endelsecasex(state)Idle: if(rst)beginstate<=s1;ends1: if(count=='d25)beginstate<=s2;ends2: if(count=='d30)beginstate<=s3;ends3: if(count=='d55)beginstate<=s4;ends4: if(count=='d60)beginstate<=s1;endendcasealways (posedge clk)beginif(!rst)beginew<=3'b100;sn<=3'b100;endelsecasex(state)Idle: if(rst)beginew<=3'b100;sn<=3'b001;ends1: if(count=='d25)beginew<=3'b100;sn<=3'b010;ends2: if(count=='d30)beginew<=3'b001;sn<=3'b100;ends3: if(count=='d55)beginew<=3'b010;sn<=3'b100;ends4: if(count=='d60)beginew<=3'b100;sn<=3'b001;enddefault: state<=Idle;endcaseendendmodule（2）计数器模块module counter(en,clk,rst,out);output[5:0]out;input en,clk,rst;reg[5:0] out;always(posedge clk or negedge rst)beginif(!rst)out<='d0;else if(!en&&out<'d60)out<=out+1;elseout<='d1;endendmodule（3）将控制器与计数器进行连接module traffic_lights_top(out,clk,rst,en,ew,sn); input clk,rst,en;output[2:0] ew,sn;output[5:0]out;wire[5:0] out;traffic_lights u1(.clk(clk),.rst(rst),.count(out),.ew(ew),.sn(sn));counter u2(.en(en),.clk(clk),.rst(rst),.out(out));endmodule2、激励`timescale 1ns/100psmodule traffic_lights_tb;reg clk,rst,en;wire[2:0] ew,sn;wire[5:0]out;traffic_lights_top m(.clk(clk),.rst(rst),.en(en),.ew(ew),.sn(sn),.out(out));always#5 clk=~clk;initialen<=1;initialbeginclk<=1;en<=0;rst<=0;#5 rst<=1;endendmodule四、仿真波形（图一）（图二）五、波形说明波形图中，从上至下依次为：时钟信号clk、复位信号rst、计数器使能端en、东西方向上灯的状态ew、南北方向上灯的状态sn、计数器的输出out。
verilog语言_设计一个交通灯信号控制电路
分频模块：
输入 50MHz 的信号，rst 为“1”时，计数器 j 置“0”，并在以后每经历一个系统时钟周期时加 1，知道 k=49999999 时，clk1=~clk1，同时 k=0.到此分频完成。 （在实际代码编写中，为了代码的精简，此模块已经集成入顶层及控制模块）
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clk 50MHz
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//******************************************
//这是分频部分功能实现
//**************??**************************
always@(posedge clk or posedge rst)
begin
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2.总体设计框图及说明：
blu
Clk
rst
50Hz
控制
循环变量 k
Clk1
yel
1Hz 129~0
red
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图一
输入：clk rst
输出：ctrl_1s ctrl_10s
blu,yel,red
全局时钟信号，50MHz 全局复位端，高电平有效
倒计时个位上数字 倒计时十位上数字
此模块接受主模块输出的个位和十位的数值控制，并间接受（系统时钟）clk(50MHz) 和
（全局复位）rst,及分频时钟 clk1 的控制，均为上升沿触发，当 rst 为高电平时，电路复
位，重新开始工作。当 rst 为低电平时，电路正常。
5.仿真及综合结果
信号 clk blu,yel,red
k led10 led1 out1 out10 rst
通过Verilog实现交通灯设计实验报告
电子科技大学实验报告一、实验室名称：虚拟仪器实验室二、实验项目名称：交通灯设计实验三、实验学时：4学时四、实验原理假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。
用FPGA开发板的LED灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED，如图2所示。
图3给出了交通灯的状态转移图。
设计使用频率为1Hz的时钟来驱动电路（注1：仿真时采用1MHz的时钟来驱动电路），则停留1个时钟可得到1S的延时，类似停留3个时钟可得到3S的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz）。
北西东南图1. 六个彩色LED可以表示一组交通信号灯状态机的状态南北大街东西大街开发板延时（单位：s）仿真延时（单位：us）S0 红绿15 15S1 红黄 3 3S2 红红 3 3S3 绿红15 15S4 黄红 3 3S5 红红 3 3图2. 交通灯状态南北东西红黄绿红黄绿S0 1 0 0 0 0 1S1 1 0 0 0 1 0S2 1 0 0 1 0 0S3 0 0 1 1 0 0S4 0 1 0 1 0 0S5 1 0 0 1 0 0图3. 交通灯的状态转移图顶层模块时钟分频模块状态机跳转模块图4. 交通灯的原理框图五、实验目的本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。
并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE ）进行HDL代码输入方式的电子线路设计与仿真的详细流程。
六、实验内容在Xilinx ISE 上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。
七、实验器材（设备、元器件）1、计算机（安装Xilinx ISE 软件平台）；2、BASYS2 FPGA开发板一套（带USB-MIniUSB下载线）八、实验步骤（1）新建工程，设置器件属性：在Xilinx ISE 平台中，新建一个工程（注意命名规范），输入工程名称以及工程所在的目录，设置芯片的具体型号（Spartan 3E XC3S100E）、封装类型（CP132）以及编码使用的语言（Verilog）。
交通灯Verilog设计
module traf_lamp(clk,en,lampa,lampb,acount,bcount);input clk;input en;//使能端高电平有效output reg[3:0] lampa,lampb;//4位分别用于a灯的颜色选择output [7:0] acount,bcount;//分别用于驱动数码管显示reg tempa,tempb;//用于控制路口红绿灯等的变换,低电平有效reg [7:0] numa,numb;//用于显示的数据值reg [2:0] counta,countb;//表示灯的状态reg [7:0] ared,agreen,ayellow,aleft,bred,bgreen,byellow,bleft;//各种灯计数器的预置数always@(en)if(!en) beginared <=8'd55;ayellow <=8'd5;agreen <=8'd40;aleft <=8'd15;bred <=8'd65;byellow <=8'd5;bleft <=8'd15;bgreen <=8'd30;endassign acount=numa;assign bcount=numb;always@(posedge clk) begin//交通灯a的控制if(en)if(!tempa) begintempa<=1;case(counta)0:begin numa<=agreen; lampa<=2; counta<=1;end 1:begin numa<=ayellow; lampa<=4; counta<=2;end 2:begin numa<=aleft; lampa<=1; counta<=3;end 3:begin numa<=ayellow; lampa<=4; counta<=4;end 4:begin numa<=ared; lampa<=8; counta<=0;end default:lampa<=8;endcaseendelse begin //倒计时，体会时序的实现方式if(numa>0)if(numa[3:0]==0) begin numa[3:0]<=4'b1001;numa[7:4]<=numa[7:4]-1;endelse numa[3:0]<=numa[3:0]-1;if(numa==2) tempa<=0;endelse begin counta<=0;tempa<=0;lampa<=4'b1000;endendalways@(posedge clk) begin//交通灯b的控制if(en)if(!tempb) begintempb<=1;case(countb)0:begin numb<=bred; lampb<=8; countb<=1;end1:begin numb<=bgreen; lampb<=2; countb<=2;end2:begin numb<=byellow; lampb<=4; countb<=3;end3:begin numb<=bleft; lampb<=1; countb<=4;end4:begin numb<=byellow; lampb<=4; countb<=0;enddefault:lampb<=8;endcaseendelse begin //倒计时，体会时序的实现方式if(numb>0)if(numb[3:0]==0) begin numb[3:0]<=4'b1001;numb[7:4]<=numb[7:4]-1;endelse numb[3:0]<=numb[3:0]-1;if(numb==2) tempb<=0;endelse begin countb<=0;tempb<=0;lampb<=4'b1000;endendendmodule。
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module top(
clk1khz,
reset,
sel,
data,
lr_red,
lr_yellow,
lr_green,
ud_red,
ud_yellow,
ud_green,
slide_slide
);
input clk1khz;
input reset;
output [2:0] sel;
output [7:0] data;
output lr_red;
output lr_yellow;
output lr_green;
output ud_red;
output ud_yellow;
output ud_green;
output slide_slide;
reg [2:0] sel;
reg [7:0] data;
reg [4:0] state;
reg [4:0] nextstate;
parameter D = 2;
parameter IDLE = 5'b00001; parameter LR_G = 5'b00010; parameter LR_Y = 5'b00100; parameter UD_G = 5'b01000; parameter UD_Y = 5'b10000;
reg lr_red;
reg lr_yellow;
reg lr_green;
reg ud_red;
reg ud_yellow;
reg ud_green;
reg [9:0] cnt;
reg [5:0] s_cnt;
wire [3:0] h_s_data_tmp;
wire [3:0] h_s_data;
wire [3:0] l_s_data;
wire clk1hz = cnt[9]; // 1Hz
wire slide = cnt[8]; // 2Hz
assign slide_slide = cnt[8]; // 2Hz
assign l_s_data = s_cnt % 10;
assign h_s_data_tmp = s_cnt / 10;
assign h_s_data = (h_s_data_tmp > 2) ? (h_s_data_tmp - 3) : h_s_data_tmp;
always @(posedge clk1khz or negedge reset)
begin
if (!reset)
cnt <= #D 10'b0;
else
cnt <= #D cnt + 1;
end
always @(posedge clk1khz or negedge reset)
begin
if (!reset)
sel <= #D 3'b0;
else
sel <= #D sel + 1;
end
//always @(posedge clk1khz)
// sel <= #D sel + 1;
// 60 counter
always @(posedge clk1hz or negedge reset)
begin
if (!reset)
s_cnt <= #D 6'd60;
else if (s_cnt == 0)
s_cnt <= #D 6'd59;
else
s_cnt <= #D s_cnt - 1;
end
always @(sel or l_s_data or h_s_data) begin
if (sel == 7 )
begin
case (l_s_data)
4'h0: data = 8'b0011_1111;
4'h1: data = 8'b0000_0110;
4'h2: data = 8'b0101_1011;
4'h3: data = 8'b0100_1111;
4'h4: data = 8'b0110_0110;
4'h5: data = 8'b0110_1101;
4'h6: data = 8'b0111_1101;
4'h7: data = 8'b0000_0111;
4'h8: data = 8'b0111_1111;
4'h9: data = 8'b0110_1111;
default: data = 8'b0011_1111;
endcase
end
else if (sel == 6 )
begin
case (h_s_data)
4'h0: data = 8'b0011_1111;
4'h1: data = 8'b0000_0110;
4'h2: data = 8'b0101_1011;
4'h3: data = 8'b0100_1111;
4'h4: data = 8'b0110_0110;
4'h5: data = 8'b0110_1101;
4'h6: data = 8'b0111_1101;
default: data = 8'b0011_1111;
endcase
end
else
data = 8'b0000_0000;
end
always @(posedge clk1khz or negedge reset) begin if (!reset)
state <= #D IDLE;
else
state <= #D nextstate;
end
always @ ( state or s_cnt) begin
case (state)
IDLE: begin
if (s_cnt < 6'd60)
nextstate = LR_G;
else
nextstate = IDLE;
end
LR_G: begin
if (s_cnt < 6'd33)
nextstate = LR_Y;
else
nextstate = LR_G;
end
LR_Y: begin
if (s_cnt < 6'd30)
nextstate = UD_G;
else
nextstate = LR_Y;
end
UD_G: begin
if (s_cnt < 6'd3)
nextstate = UD_Y;
else
nextstate = UD_G;
end
UD_Y: begin
if (s_cnt > 6'd2)
nextstate = LR_G;
else
nextstate = UD_Y;
end
default:
nextstate = IDLE;
endcase
end
always @(state)
begin
if (state==IDLE || state==UD_G || state==UD_Y) lr_red = 1;
else
lr_red = 0;
end
always @(state or slide)
begin
if (state==LR_Y)
lr_yellow = slide;
else
lr_yellow = 0;
end
always @(state)
begin
if (state==LR_G)
lr_green = 1;
else
lr_green = 0;
end
always @(state)
begin
if (state==IDLE || state==LR_G || state==LR_Y) ud_red = 1;
else
ud_red = 0;
end
always @(state or slide)
begin
if (state==UD_Y)
ud_yellow = slide;
else
ud_yellow = 0;
end
always @(state)
begin
if (state==UD_G)
ud_green = 1;
else
ud_green = 0; end
endmodule。