2011EDA技术CHAP1-2

ENTITY mux21a IS module PORT ( a, b, s : IN BIT; mux21a(out,a,b,s) y : OUT BIT); Input a, b, s ; END ENTITY mux21a; output y ; ARCHITECTURE one OF mux21a IS Reg y; BEGIN Always @(s or a or b) y <= a WHEN s = '0' If(!s) y=a; ELSE b ; Else y=b END ARCHITECTURE one ; endmodule
2011-9-17 8
Introduce HDL—Verilog
• 1983 ~1986年 由GateWay Design Automation公司（现Cadence）开发。 • 1995年IEEE制定了Verilog HDL的IEEE标 准。 • 2001年发布的Verilog HDL 1364-2001标 准中，加入了Verilog HDL-A标准，使 Verilog有了模拟电路设计描述的能力。
教材：《EDA技术实用教程
》第三版 潘松 编著
科学出版社
现代电子电路与工程设计
主讲教师： 主讲教师：殷卫真 2011.9 EMAIL： EMAIL：yinweizhen@
2011-9-17
1
CHAPTER2 EDA设计及其工具 设计及其工具
1.5 1.6 1.7 1.8 1.9
2011-9-17
MAX＋PLUS Ⅱ
QuartusⅡ
{
支持硬核 ARM922T 支持软核 Nios Ⅱ
Foundation
ISE Platform Studio 硬核PowerPC405
软核 MicroBlaze
{
ISP(In—System Programmability)
主要针对中小规模的LPD设计 设计 主要针对中小规模的
描述较为灵活 系统描述能力略差 具有晶体管开关级的描 述能力和模拟电路的描 述能力（库丰富） 述能力（库丰富） 适用于描述一般系统
11
VHDL AND VERILOG比较 比较
2选1 VHDL描述 选 描述
1.5 Hardware Description Language
Verilog描述 2选1 Verilog描述
•可自动使算法模型和软件代码直接转化为硬件设计。 EDA工具,如Matlab 工具中, Simulink, 合理调整参 EDA Matlab 工具中, 数后就自动配置生成可综合的RTL RTL模块。 RTL
2011-9-17 15
EDA设计平台(软件）
Quartus Ⅱ
图1-7 2011-9-17
2011-9-17 12
1.6 EDA技术常用工具
完成对电子系统的设计、 仿真和系统性能分析与实 EWB SPW 现的集成设计环境。特别 适合通信工程领域的应用。 PSPICE (PC机板的SPICE） SPICE 面向众多领域的工具箱和仿真模 MATLAB产品族 块，包括完整的函数集能实现算 产品族 法仿真和特殊系统分析和设计。 具有开放式结构特点，结合应用 自行扩充。 (2). 电路板设计工具的发展
Synthesis
自
2011-9-17
22
1.9.1 综合
综合(Synthesis） 综合(Synthesis） (Synthesis
从设计角度 对 VHDL 进 行 翻 译 、 最小化、 最小化 、 并满足时 间约束。 间约束。 从实现角度 将高层次描述转换 为低层次描述。 为低层次描述。
VHDL代码
Layout Verification： ： 版图验证
DRC设计规则检查 ERC电气规则检查
参数提取与后仿真
NE PE Back Annoatate参数反注
programmer/configuaration • 制版流片： 生产线制版和流片 制版流片： 生产。 编程/配置
2011-9-17 18
面向FPGA的EDA开发流程
IspLever FPSLIC
…
{
AT94K AT94S
可编程器件设计环境是开发 SoPC 的关键，通过软件的综 合、分析、剪裁能重构所需要的集成系统。目前的开发环境都 已集成了在线仿真和在线测试的功能，利用软件编程就能完成 对SoPC的设计 14 2011-9-17
电子电路产品开发过程
设计输入 软件仿真/ 软件仿真/分析工具 硬件的抽象描述 PCB设计 设计 制作与验证 设计输入与电路仿真 设计输入与电路仿真 IP资源复用与综合分析 IP资源复用与综合分析 自动形成RTL级描述 自动形成RTL级描述 RTL 优化迭代与验证 可 直 接 应 用 的 产 品
VHDL与CPLD/FPGA EDA技术常用工具 EDA技术常用工具 EDA的设计载体 EDA的设计载体 设计过程 综合/设计层次 综合/
2
EDA : Electronic Design Automation
规范化 标准化 设计效率高 充分利用计算机 远离经验和硬件 硬件描述语言综合器 仿真测试库 适配器 下载器
CPU指令/数据代码： 010010 100010 1100
VHDL/VERILOG 程序
硬件描述语言综合器 COMPILER
SYNTHESIZER
J D
Q
Q
K
（b）
（B）硬件语言设计目标流程 为ASIC设计提供的电路网表文件
2011-9-17
编译器和综合功能比较
21
1.9.1 综合 系统/功能级（ESL） 自 底 顶 (SYSTEM /FUNCTION) 向 向 算法/行为级 上 下 (ALGORITHM/BEHAVIER) 寄存器传输级（RTL） 寄存器传输级（RTL） 级（ 级（ ） 级 级 •ESL Eelectronic System Level •RTL： Register Transfer Level ：
2011-9-17
4
VHDL与 1.5 VHDL与CPLD/FPGA
EDA技术的基本特征 技术的基本特征
采用高级语言描述，具有系统级仿真和综 合能力。 与这些基本特征有关的几个概念是： ①并行工程和“自顶向下”设计方法 ②硬件描述语言（HDL） （ ） ③逻辑综合 综合与优化 综合 ④开放性和标准化 ⑤库（Library）
2011-9-17 5
硬件描述语言HDL 1.5 硬件描述语言HDL
（Hardware Description Language ）
2011-9-17
6
1.5 Hardware Description Language
HDL 与原理图比较
HDL
Graphic 直观、连接关系清晰。 直观、连接关系清晰。 各软件图形库不标准 设计与工艺有关。 设计与工艺有关。 不易于时间描述。 不易于时间描述。 不可。 不可。
设计快，易维护。 设计快，易维护。 标准的硬件描述语言。 标准的硬件描述语言。 设计可以与工艺无关。 设计可以与工艺无关。 易于时间描述。 易于时间描述。 代码可在不同系统之间 交换、建模。 交换、建模。
支持层次化、元件再利用、出错处理和验证。 支持层次化、元件再利用、出错处理和验证。
2011-9-17 7
2011-9-17
9
VHDL AND VERILOG比较 比较
1.5 Hardware Description Language
应用 国内：VHDL VERILOG，90 ，10 % 美国： 40，60% 国内VHDL学习资料较多； 国外VERILOG的学习资料较多； 目前, 国内VERILOG的学习使用者上升。 几种语言有融会贯通之处。学好一种，掌握其它 较容易。
a
y
s b Gate
Convert HDL code to library cell Add timing constraint Generate gate level netlist
2011-9-17 17
1.8设计过程（后端，物理设计，Physical Design）
全定制IC设计
Layout Design： ： 版图设计
Floorplanning版图规划 Placement布局 Routing布线
可编程IC设计
Compile编译 Netlist Extract网表提取 Dabebase build数据库建立 Logic Synthesis 逻辑综合 Partitioner划分 Fitting适配或称布局布线器 Dalay Netlist Extract延时网表提取 Assembler装配器 Timing Analyzer时序分析器
综合工具工艺库约束网 Nhomakorabea （原理图）
ES设计可能面临ESL到RTL的手工解决
2011-9-17 23
1.9.1 综合
Synthesis Tool
ENTITY mux21a IS PORT ( a, b, s : IN BIT; y : OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ;
(1). 电子电路设计与仿真工具的发展
{
{
{
PCB
2011-9-17
{
Protel orCAD
(应用最普及、界面灵活方便) (早期专业设计工具)
13
PowerPCB (正由专业设计逐步普及，功能强大应用灵活)
1.6 EDA技术常用工具 技术常用工具
可编程器件设计环境 Altera Xilinx Lattice Atmel