实验一__四位加法器和减法器设计

实验一 四位加法器和减法器设计
一、问题描述：
1、设计一个4bit 加法器，采用两种不同的结构实现（串行结构和超前进位链结构）。

并进行功能仿真，并分析比较两种不同的四位加法器的异同。

2、在4bit 加法器的基础上设计一个4bit 的减法器，并进行功能仿真。

二、 输入和输出信号描述
1、加法器
input: A3A2A1A0： 加数输入。

B3B2B1B0： 加数输入。

C0： 进位输入
output: S3S2S1S0： 和数输出
C4： 进位输出
2、减法器
input: A3A2A1A0： 减数输入
B3B2B1B0： 被减数输入
C0： 借位输入
output: S3S2S1S0： 结果输出
C4： 借位输出
三、 结构框图
（1） 串行加法器的结构图
其中1位全加器的结构如下：
C4
（2）超前进位链结构加法器
S=A⊕B⊕Ci-1
Cout=AB+Ci-1(A+B) 令Gi=AiBi，进位产生信号
Pi=Ai+Bi 进位传输信号
则，Cout=Gi+Pi Ci-1
四位全加器的进位链逻辑可以表示为如下
C1=G1+P1C0
C2=G2+P2G1+P2P1C0
C3=G3+P3G2+P3P2G1+P3P2P1C0
C4=G4+P4G3+P4P3G2+P4P3G2+P4P3P2G1+P4P3P2P1C0
四、设计步骤
Step1：串行加法器要求先设计完成1bit全加器，对1bit全加器的功能进行仿真，确保1bit全加器的电路结构、功能都是正确的。

Step2：再在1bit全加器的基础上设计4bit串行结构的加法器。

Step3：4bit减法器的实现要求调用4bit加法器，具体电路实现结构根据二进制减法运算的方法自己思考实现。

Step4：电路设计完成后，进行功能仿真，加入激励信号，观察波行输出是否满足设计要求。

五、设计要求
1、采用层次化的设计方法。

2、功能仿真加的激励要尽可能反应电路的全部工作情况。

3、得到完整的结果波形，并能够分析其是否正确。

4、设计完成后，自己独立完成实验报告的撰写。

实验报告的要求如下：
A、实验报告要求手写。

B、波行可以打印或手写。

C、步骤清楚、明确。

D、要有实验结果的分析。