数字电子技术基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年

数字电子技术基础_华中科技大学中国大学mooc课后章节答案期末考
试题库2023年
1.计算CMOS逻辑门的扇出数时，只使用静态的输入电流和输出电流计算。

参考答案:
错误
2.某时序电路的状态转换图如图所示，若输入序列X = 110101（从最左边的
位依次输入）时，设起始状态为【图片】，则输出序列为。

【图片】
参考答案:
101101
3.JK触发器有使输出不确定的输入条件。

参考答案:
错误
4.所有触发器的建立时间都不为零。

参考答案:
正确
5.由或非门构成的基本SR锁存器在S=1、R=0时，将使锁存器进入置位状态。

参考答案:
正确
6.锁存器和触发器都属于双稳态电路，它们存在两个稳定状态，从而可存储、
记忆1位二进制数据。

对吗？
参考答案:
正确
7.CMOS门电路的特点：静态功耗；而动态功耗随着工作频率的提高而；输
入电阻；抗干扰能力比TTL 。

参考答案:
极低；增加；很大；高
8.74LVC系列CMOS与非门在+3.3V电源工作时，输入端在以下哪些接法下属
于逻辑0（74LVC系列输出和输入低电平的标准电压值为【图片】）？
参考答案:
输入端接低于0.8V的电源_输入端接同类与非门的输出低电平0.2V_输入端接地_输入端到地之间接10kΩ的电阻
9.下列哪些CMOS门可以将输出端并接使用？
参考答案:
漏极开路（OD）输出_三态（TS）输出
10.根据最简二进制状态表确定输出函数表达式时，与所选触发器的类型无关。

参考答案:
正确
11.下图各个CMOS电路中，V IL、V IH分别为输入低、高电平。

指出输出高电
平的电路有。

参考答案:
_
12.传输延迟时间是表征门电路开关速度的参数，它说明门电路在输入脉冲波形
的作用下，其输出波形相对于输入波形延迟了多长时间，其数值与电源电压VDD及负载电容的大小有关。

参考答案:
正确
13.按照制造门电路晶体管的不同，集成门电路分为MOS型、双极型和混合型。

对吗？
参考答案:
正确
14.下图中，A、B为某逻辑电路的输入波形，Y为输出波形，则该逻辑电路为。

【图片】
参考答案:
或非门
15.一个十六路数据选择器，其地址输入（选择控制端输入）端有_______个。

参考答案:
4
16.下列电路中，属于组合逻辑电路的是__________。

参考答案:
译码器
17.组合逻辑电路中的竞争冒险是由______引起的。

参考答案:
门电路的延时
18.在PLD器件的结构图中，在阵列的横线与竖线的交叉点上画“x”，表示横线
与竖线是。

参考答案:
编程连通的
19.PLA是指。

参考答案:
可编程逻辑阵列
20.FPGA是指。

参考答案:
现场可编程门阵列
21.PAL具有固定连接的阵列和可编程的阵列。

参考答案:
或，与
22.GAL的与阵列，或阵列。

参考答案:
可编程，固定
23.若某CPLD中的逻辑块有36个输入（不含全局时钟、全局使能控制等），
16个宏单元。

理论上，该逻辑块可以实现个逻辑函数，每个逻辑函数最多可有个变量。

参考答案:
16, 36
24.以下可编程逻辑器件中，集成密度最高的是。

参考答案:
FPGA
25.在系统可编程是指：对位于的可编程逻辑器件进行编程。

参考答案:
用户电路板
26.如图所示电路中，Y(A,B,C)的最小项表达式是（）【图片】
参考答案:
Y=m(5,6,7)
27.指出下图所示电路中，能正常工作的有。

参考答案:
__
28.一位8421 BCD码译码器的数据输入线与译码输出线的组合是。

参考答案:
4:10
29.设计一个对1000个符号进行二进制编码，则至少要位二进制数码。

参考答案:
10
30.设计一个裁判表决电路。

裁判组由三个人组成：主裁判A、副裁判B和C。

在判定一次比赛的结果时必须按照如下原则：只有当两个或两个以上裁判支持，并且其中有一个为主裁判时，比赛结果的裁决才有效。

令A、B、C为1表示支持，为0表示反对。

裁决Y为1表示有效，为0表示无效。

下列表达式中能够实现该电路功能的是。

参考答案:
Y=AB+AC
31.利用施密特触发器对信号进行整形时，将保持源信号的周期不变。

对吗？
参考答案:
正确
32.施密特触发器的正向阈值电压一定大于负向阈值电压。

对吗？
参考答案:
正确
33.74LS121是可重复触发单稳态触发器。

对吗？
参考答案:
错误
34.或非门构成的单稳态触发器电路如下，该单稳态触发器是可重复触发单稳态
触发器。

【图片】
参考答案:
错误
35.由施密特触发器构成的多谐振荡器，其振荡周期与因素相关
参考答案:
与RC、正向阈值电压、负向阈值电压以及电源电压相关
36.一多谐振荡器电路如下，其振荡周期约为。

【图片】
参考答案:
1.4RC
37.一单稳态触发器消除噪声电路如下图，要求该单稳态触发器的暂稳态时间。

【图片】
参考答案:
大于噪声脉宽，且小于信号脉宽
38.集成单稳态触发器74LS121电路结构如下图，该触发器的输入端中个为正
脉冲触发信号。

【图片】
参考答案:
B
39.集成单稳态触发器74LS121电路结构如下图，该触发器的输出【图片】端
稳态为。

【图片】
参考答案:
1
40.或非门构成的单稳态触发器电路如下，该单稳态触发器的暂稳态维持时间
为。

【图片】
参考答案:
0.7 RC
41.或非门构成的单稳态触发器电路如下，该单稳态触发器的触发信号是。

【图片】
参考答案:
正脉冲
42.或非门构成的单稳态触发器电路如下，该单稳态触发器的稳态是。

【图片】
参考答案:
43.FPGA是一种可编程的大规模集成电路。

参考答案:
正确
44.当七段显示译码器的七个输出端状态为abcdefg=0011111时（高电平有
效），译码器输入状态（8421BCD码）应为____________。

参考答案:
0110
45.函数【图片】，当变量的取值为。

将不出现冒险现象。

参考答案:
B=C=0
46.门的输入端个数称为门的扇入数。

门电路正常工作情况下，带同类门电路的
最大数量称为门的扇出数。

对吗？
参考答案:
正确
47.设计一个4输入的二进制码奇校验电路，需要个异或门。

参考答案:
3
48.用3-8线译码器74HC138可以构成6-64线译码器，需要片74HC138。

参考答案:
9
49.多路数据分配器可以直接由来实现。

参考答案:
译码器
50.用两片4位比较器74HC85串联接成8位数值比较器时，低位片中的【图
片】、【图片】、【图片】所接的电平应为。

参考答案:
001
51.实现两个一位二进制数相加的电路叫全加器。

对吗？
参考答案:
错误
52.实现两个一位二进制数和来自低位的进位相加的电路叫全加器。

对吗？
参考答案:
正确
53.组合逻辑电路通常由逻辑门和触发器组合而成。

对吗？
参考答案:
错误
54.普通编码器的2个或2个以上的输入同时为有效信号时，输出将出现错误
编码。

对吗？
参考答案:
正确
55.当2个或2个以上的输入同时为有效信号时，优先编码器将只对优先级别
高的输入进行编码。

对吗？
参考答案:
正确
56.串行进位加法器的缺点是运算速度慢，优点是电路结构简单。

超前进位加法
器的优点是运算速度快，缺点是电路结构复杂。

对吗？
参考答案:
正确
57.当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差
异的现象，称为竞争。

由竞争而可能产生输出干扰毛刺的现象称为冒险。

对吗？
参考答案:
正确
58.常用的消除组合逻辑电路中竞争冒险的方法有三种：发现并消除可能出现的
互补变量运算、增加选通控制信号和使用滤波电路。

对吗？
参考答案:
正确
59.二进制译码器的作用是将输入的代码译成特定的信号输出。

对吗？
参考答案:
正确
60.如下图所示电路构成的锁存器，以下哪组R,S输入信号将导致相应信号撤销
后，电路进入不确定状态【图片】
1，1
61.指出下图所示电路构成的锁存器为哪种类型的锁存器？【图片】
参考答案:
逻辑门控D锁存器
62.试指出下图所示电路对CP信号的敏感类型【图片】
参考答案:
上升沿
63.已知某触发器的电路结构如下图所示，请指出该触发器属于以下哪种类型的
触发器【图片】
参考答案:
维持阻塞触发器
64.类NMOS或非门的工作管是串联的，当输入全为高电平时，各管的导通电
阻串联，使低电平输出电压升高，以致破坏正常逻辑功能；而类NMOS与非门的工作管是并联的，增加NMOS管的数目不会影响低电平输出电压的稳定，因而类NMOS电路多以与非门作为基本门电路。

对吗？
参考答案:
错误
65.噪声容限表示门电路的抗干扰能力。

电路的噪声容限愈大，其抗干扰能力愈
强。

对吗？
正确
66.CMOS电路的动态功耗正比于转换频率和电源电压的平方。

当工作频率增加
时，CMOS门的动态功耗会线性增加。

当电源电压增加时，电路的功耗也会增加。

参考答案:
正确
67.MOS数字集成电路的发展经历了由PMOS、NMOS到CMOS的过程，其中
PMOS电路问世最早。

PMOS管是以空穴为导电载流子，而NMOS管以电子为导电载流子，由于空穴的迁移率比电子低，因此，NMOS电路的工作速比PMOS电路快，而且PMOS使用负电源，与TTL电路不匹配，所以PMOS
集成电路被NMOS电路取代。

后来发展的CMOS电路有静态功耗低、抗干
扰能力强等诸多优点而成为主流器件。

对吗？
参考答案:
正确
68.集成逻辑门电路在使用时，一般不让多余的输入端悬空，以防引入干扰信号。

对多余输入端的处理以不改变电路工作状态及稳定可靠为原则。

对吗？
参考答案:
正确
69.下图是D触发器的定时图，表示输入信号D建立时间的是，表示输入信号
D保持时间的是。

【图片】
参考答案:
、
70.当输入端S和R为，由或非门构成的基本SR锁存器会出现不稳定状态。

参考答案:
S=1，R=1
71.当输入端S和R为，由或非门构成的基本SR锁存器保持原状态不变。

参考答案:
S=0，R=0
72.用或非门构成的基本SR锁存器，其特性方程中，约束条件为SR=0。

这说
明两个输入信号。

【图片】
参考答案:
不能同时为1
73.当输入端【图片】和【图片】为，由与非门构成的基本SR锁存器会出现不
稳定状态。

参考答案:
=0,=0
74.触发器有个稳定状态，它可以存储1位二进制码，存储8位二进制信息需
要个触发器
参考答案:
2, 8
75.触发器被清零（复位）后，Q和【图片】端的状态分别为和。

参考答案:
0，1
76.触发器的输出逻辑电平从1到0或从0到1的转换称为
参考答案:
翻转
77.触发器CP输入端的三角形符号指的是
参考答案:
边沿触发
78.现在的可编程逻辑器件都是基于【图片】技术制造的。

参考答案:
错误
79.下降沿触发的边沿JK触发器在CP下降沿到来之前J=1、K=0，而CP下降
沿到来之后变为J=0、K=1，则触发器的状态为
参考答案:
1
80.下图是D锁存器定时图，下列说法正确的是。

【图片】
参考答案:
表示输出信号对输入信号的响应延迟时间，即输出Q从低电平到高电平对
信号D的延迟时间_表示输入数据信号D的保持时间。

_表示输出信号对输
入信号的响应延迟时间，即输出Q从高电平到低电平对信号E的延迟时间。

_表示输入数据信号D的建立时间。

81.由D触发器构成JK触发器的电路是 .
参考答案:
_
82.在下图所示电路中，能完成T触发器逻辑功能的电路有 .
参考答案:
__
83.在图示电路中，能完成【图片】的逻辑功能的电路有 .
参考答案:
_
84.JK触发器在JK输入信号的作用下可以工作在4个状态——置1，置0，保
持和翻转。

参考答案:
正确
85.T触发器的下一状态与T输入信号保持一致。

参考答案:
错误
86.触发器的状态通常指输出端【图片】的状态。

参考答案:
错误
87.对于有异步置位端的D触发器，当异步置位信号无效时，在CP信号的作用
下，才能响应D端的输入。

参考答案:
正确
88.触发器的电路结构与逻辑功能没有必然联系。

同一种逻辑功能的触发器可以
用不同的电路结构来实现；同一种电路结构的触发器可以实现不同的逻辑功能。

对吗？
参考答案:
正确
89.非阻塞性赋值运算符为（）。

参考答案:
<=
90.已知a =2’b10，b=3’b110，那么{a,b}＝（）
参考答案:
5’b10110
91.已知a =4’b1010，b=4’b1100，那么&(a & b)＝（）
参考答案:
1’b0
92.下列语句中，不属于并行语句的是（）
参考答案:
case 语句
93.下列Verilog HDL程序所描述的电路是（）module MED(Q,
DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule
参考答案:
D触发器
94.随着EDA技术的不断完善与成熟，( )设计方法更多的被应用于Verilog HDL
设计当中。

参考答案:
自顶向下
95.基于EDA技术的现代电子系统设计流程为：原理图/HDL文本输入→功能仿
真→( )→布局布线→( )→编程下载→硬件测试。

正确的是 ( ) 。

①功能仿真
②时序仿真③逻辑综合④配置⑤分配管脚
参考答案:
③②
96.对语句assign Y = sel ? A : B;进行逻辑综合，得到的硬件电路为 ( )
参考答案:
数据选择器
97.下列Verilog HDL程序所描述电路是（）module TRI (EN, IN, OUT);input IN,
EN;output OUT;assign OUT = EN ? IN : 1'bZ;endmodule
参考答案:
三态门
98.下列Verilog HDL程序所描述电路功能是（）module Dataflow( A, En, Y);
input [2:0] A; //输入端口声明 input En; //输入端口声明 output [7:0]Y; //输出端口声明assign Y[0] = ~( En & ~A[2] & ~A[1] & ~A[0] );assign Y[1] =
~( En & ~A[2] & ~A[1] & A[0] );assign Y[2] = ~( En & ~A[2] & A[1] &
~A[0] );assign Y[3] = ~( En & ~A[2] & A[1] & A[0] );assign Y[4] = ~( En &
A[2] & ~A[1] & ~A[0] );assign Y[5] = ~( En & A[2] & ~A[1] & A[0] );assign Y[6] = ~( En & A[2] & A[1] & ~A[0] );assign Y[7] = ~( En & A[2] & A[1] &
A[0] );endmodule
参考答案:
3/8线译码器
99.Verilog HDL程序模块是以module开始，以endmodule结尾的。

参考答案:
正确
100.在模块中如果没有明确地说明输入、输出端口的数据类型，则其缺省值是位宽为1位的wire型变量。

参考答案:
正确
101.在串行语句块中，阻塞赋值语句按照它们在块中排列的顺序依次执行，即前一条语句没有完成赋值之前，后面的语句不可能被执行。

参考答案:
正确
102.下面是用过程赋值语句为异或门和与门建模写的一段程序，该程序正确吗？
module Gate (X1, X2, Y, Overflow); //design blockinput X1, X2;output Y,
Overflow;initial begin #10 Y = X1 ^ X2; overflow = X1 && X2;end;endmodule ;
参考答案:
错误
103.【图片】。

对吗？
参考答案:
正确
104.下面是一个4位的双向移位寄存器程序，该程序正确吗？module UniversalShift (S1,S0,Din,Dsl,Dsr,Q,CP,CLR_); input S1, S0; //Select inputs
input Dsl, Dsr; //Serial Data inputs input CP, CLR_; //Clock and Reset input [3:0] Din; //Parallel Data input output [3:0] Q; //Register output reg [3:0] Q;
always @ (posedge CP or negedge CLR_) if (~CLR_) Q <= 4'b0000; else case ({S1,S0}) 2'b00: Q <= Q; //No change 2'b01: Q <= {Dsr,Q[3:1]}; //Shift right 2'b10: Q <= {Q[2:0],Dsl}; //Shift left 2'b11: Q <= Din; //Parallel load input
endcaseendmodule
参考答案:
正确
105.GAL器件是用电可擦除工艺制造的，具有CMOS的低功耗特性。

参考答案:
正确
106.GAL器件具有输出逻辑宏单元，使用户能够按需要对输出进行组态。

参考答案:
正确
107.CPLD器件主要由可编程的逻辑块、输入/输出块和可编程的内部互连线资源三部分组成。

参考答案:
正确
108.PROM和PAL一样，都是与阵列可编程，或阵列固定。

参考答案:
错误
109.CPLD与FPGA所采用的编程技术不同，CPLD是基于SRAM的编程技术，而FPGA则是基于【图片】或快闪存储器的编程技术。

参考答案:
错误
110.一旦断电，就会丢失所有的逻辑功能的高密度可编程逻辑器件是（）。

（填大写英文字母）
参考答案:
FPGA##%_YZPRLFH_%##fpga
111.某时序电路的状态图如图所示，该电路至少需要个控制输入端。

【图片】参考答案:
2
112.如图所示的数字逻辑部件。

其中各方框中均是用模N的计数器作N次分频器，则A处的频率是400 kHz，B处的频率是40 kHz，C处的频率是。

【图片】
参考答案:
2500Hz
113.一个四位二进制减法计数器的起始值为1001，经过100个时钟脉冲作用之后的值为。

参考答案:
0101
114.有【图片】，【图片】两个状态，条件可确定【图片】和【图片】不等价。

参考答案:
输出不同
115.时序电路如图所示，分析电路确定电路的有效循环状态数为，能否自启动。

【图片】
参考答案:
6，能
116.用触发器实现下图所示输出波形，每一个【图片】和【图片】的周期内，可以等分为段时间间隔相等的状态，需要电路有种状态来实现。

【图片】参考答案:
4,4
117.在某计数器的输出端观察到如图所示的波形，该计数器的模为。

【图片】参考答案:
6
118.电路如图所示，假设初始状态【图片】=000。

由FF1和FF0构成的电路是进制计数器。

这个电路为进制计数器。

【图片】
参考答案:
3，6
119.某时序电路的状态图如图所示，设电路的初始状态为00，当序列A=110010自左至右输入时，该电路输出Z的序列为。

【图片】
参考答案:
101101
120.已知时序电路的状态表如下表所示。

如果电路的初始状态为a，输入信号A 依次是1 0 1 0 1 1 1，试确定电路经历的状态，及输出序列。

【图片】
参考答案:
abababdc，0101010
121.由三个触发器构成的移位寄存器状态转换图如图所示，现要设计一个模3的移位型计数器，状态分配可能是。

【图片】
参考答案:
_
122.图示电路。

【图片】
参考答案:
能产生0111序列_是同步时序电路_电路能自启动_可作模4计数器
123.下图所示电路是。

【图片】
参考答案:
递增_异步
124.用D锁存器不能构成移位寄存器，这个说法正确吗？
参考答案:
正确
125.同步计数器和异步计数器比较，同步计数器的显著优点是工作速度快。

这个说法正确吗？
参考答案:
正确
126.在图(a)所示电路中，CP脉冲的频率为2kHz，则输出端Q的频率为4kHz；
图(b)所示电路中，CP脉冲的频率为4kHz，则输出端Q的频率为4kHz。

对吗？【图片】
参考答案:
错误
127.某电视机水平–垂直扫描发生器需要一个分频器将31500Hz的脉冲转换为60Hz的脉冲，构成此分频器至少需要9个触发器。

对吗？
参考答案:
错误
128.时序电路的根本特征是它任意时刻的输出不仅取决于当时的输入，而且还取决于电路原来的状态。

因此，除了时钟CP外，没有输入变量的电路不是时序电路。

参考答案:
错误
129.以下表达式中符合逻辑运算法则的是。

参考答案:
A+1=1
130.若逻辑函数【图片】则F和G相或的结果为_________。

参考答案:
1
131.求一个逻辑函数L的对偶式【图片】时，下列说法不正确的是 .
参考答案:
原变量换成反变量，反变量换成原变量。

132.ROM由存储阵列、地址译码器和组成。

参考答案:
输出控制电路
133.CPLD和FPGA实现逻辑函数的原理是相同的。

参考答案:
错误
134.已知二变量输入逻辑门的输入A、B和输出F的波形如图所示，则该逻辑电路为。

【图片】
参考答案:
无法判断
135.一个译码器若有100个译码输出端，则译码器地址输入端至少有_______个。

参考答案:
7
136.为了使74HC138正常工作，使能输入端【图片】、【图片】和【图片】的电平应是。

参考答案:
100
137.将二进制数(101101.11)B转换成十进制数是
参考答案:
45.75
138.一个存储矩阵有64行、64列，则存储阵列的存储容量为个存储单元。

参考答案:
4K
139.利用ROM实现四位二进制码到四位格雷码的转换，则该ROM的数据线有4根，地址线有根。

参考答案:
4
140.利用ROM实现两个4位二进制数相乘的功能，则该ROM的地址线有根。

参考答案:
8
141.将二进制数(1010 0110 1100)B转换成十六进制数是
参考答案:
A6C
142.将二进制数(101.101)B转换成八进制数是
参考答案:
5.5
143.将十六进制数(36.D)H转换成十进制数是
参考答案:
54.8125
144.利用ROM实现两个4位二进制数相乘的功能，则该ROM的数据线有根。

参考答案:
8
145.同步SRAM的丛发读写操作模式指的是，根据外部给定的读写存储单元的首地址，在作用下，SSRAM可以连续读写接下来的若干个地址单元。

参考答案:
时钟脉冲信号
146.将256×1位ROM扩展为1024×1位ROM，地址线为根。

参考答案:
10
147.如下图所示的RAM芯片组成的存储器，存储器的总容量是。

【图片】参考答案:
32×8
148.用PLA实现组合逻辑时应将函数；而用ROM实现组合逻辑时不对函数作任何化简。

参考答案:
进行化简
149.PROM实现的组合逻辑函数如下图所示，则当XYZ等于000、001、011和101时，【图片】；当XYZ等于011、110、111和时，【图片】。

【图片】
参考答案:
101
150.将256×1位ROM扩展为1024×8位ROM，共需片256×1位ROM。

参考答案:
32
151.在下图所示的LED点阵列字符动态显示电路中，若人的视觉暂留时间为
0.05s，在满足LED阵列图像稳定不闪烁的情况下，CP脉冲的最低工作频
率为。

【图片】
参考答案:
640Hz
152.十进制数–10的8位带符号二进制数的原码及补码表示分别是参考答案:
1000 1010，1111 0110
153.带符号二进制补码0101 1001和1101 0011所表示的十进制数分别为参考答案:
89，–45
154.在下图所示的LED点阵列字符动态显示电路中，若将LED阵列改为16行×128列，则需要RAM的位数为。

【图片】
参考答案:
16
155.半导体存储器是数字系统的重要组成部分，它可分为ROM和RAM两大类，属于MOS工艺制成的超大规模集成电路。

参考答案:
错误
156.用8位二进制补码计算 12+21所得结果为
参考答案:
0010 0001
157.用8位二进制补码计算–121–29时，所得结果产生溢出，若出现溢出，解决办法是只有进行位扩展。

参考答案:
会
158.十进制数8的5421BCD码表示为。

参考答案:
1011
159.字符Y 的ASCII码的十六进制数表示为
参考答案:
59
160.8位无符号二进制数(1111 1111)B所对应的十进制数是。

参考答案:
255
161.8位二进制补码(1111 1111)B所对应的十进制数真实值是。

参考答案:
-1
162.8位无符号二进制数可以表示的最大十进制数为256。

对吗？
参考答案:
错误
163.对于一个带符号的二进制数，其最高位表示符号位，其余部分表示数值位，所以一个用补码表示的4位带符号二进制数1001表示的是十进制数–1。

对吗？
参考答案:
错误
164.二进制码1010转换成格雷码为1111。

对吗？
参考答案:
正确
165.二进制代码中8421BCD码、格雷码等都是有权码，而余3码、余3循环码等都是无权码。

对吗？
参考答案:
错误
166.当关注各信号之间的逻辑关系而不用考虑数字电路的翻转特性时，可将数字波形画成理想的波形。

参考答案:
正确
167.同步RAM与异步RAM的主要差别在于前者的读写操作是在时钟脉冲节拍控制下完成的，同步RAM的读写速度低于异步RAM。

参考答案:
错误
168.DRAM中存储的数据如果不进行周期性的刷新，其数据将会丢失；而SRAM 中存储的数据无需刷新，只要电源不断电就可以永久保存。

参考答案:
正确
169.将十进制数转换为二进制数，整数部分和小数部分需要分开进行。

整数部分的转换方法是连续除以2直到商为0，每一步的余数作为二进制数的一位数字，最先获得的余数是二进制数的最低位，最后获得的是其最高位；小数部分的转换方法是连续乘以2直到满足误差要求，每一步取乘积的整数部分作为二进制数的一位数字，同样地，最先获得的整数部分是二进制数的最低位，最后获得的是其最高位。

此说法对吗？
参考答案:
错误
170.无符号二进制数1001和0011的差等于0110，对吗？
参考答案:
正确
171.无符号二进制数1001和0101的乘积等于 (101101)B，对吗？
参考答案:
正确
172.十进制数–25的8位二进制补码表示为 (11100111)B，对吗？
参考答案:
正确
173.8位二进制补码所表示的数值范围为–256 ~ +255，对吗？
参考答案:
错误
174.格雷码10110转换为二进制码后是11011，对吗？
参考答案:
正确
175.字符S的ASCII码值（1010011）在最高位设置奇校验位后，它的二进制表示为11010011，对吗？
参考答案:
正确
176.将一个八进制数写成（803.64），对吗？
参考答案:
错误
177.以下关于锁存器和触发器描述正确的是
参考答案:
锁存器是脉冲电平敏感器件，触发器是脉冲边沿敏感器件
178.如图所示维持阻塞D触发器电路图中，红色字体标注的反馈线中哪条线为置1维持线。

【图片】
参考答案:
A
179.在A/D转换过程中，必然会出现量化误差。

对吗？
参考答案:
正确
180.所有A/D转换器中的量化方法都是一样的。

对吗？
参考答案:
错误
181.D/A转换器的转换速度通常可以用建立时间和转换速率这两个参数来描述。

对吗？
参考答案:
正确
182.D/A转换过程中的非线性误差是可以消除的。

对吗？
参考答案:
错误
183.D/A转换器的分辨率既可以用输入数字量的位数n来表示，也有可以用最小输出电压与最大输出电压的比值来表示。

对吗？
参考答案:
正确
184.倒T形电阻网络D/A转换器的转换精度优于权电流型D/A转换器。

对吗？
参考答案:
错误
185.将一个时间上连续变化的模拟量转换为时间上断续（离散）的模拟量的过程称为。

参考答案:
取样
186.对于门控D锁存器来说，在条件下，输出端Q总是等于输入的数据D
参考答案:
使能脉冲期间
187.触发器的传输延迟时间说明了输出端Q对于CP有效跳变沿响应时所需的时间。

参考答案:
正确。