2021年吉林大学数据科学与大数据技术专业《计算机组成原理》科目期末试卷A(有答案)

2021年吉林大学数据科学与大数据技术专业《计算机组成原理》科目
期末试卷A（有答案）
一、选择题
1、对36位虚拟地址的页式虚拟存储系统，每页8KB，每个页表项为32位，页表的总容量为（）。

A.1MB
B.4MB
C.8MB
D.32MB
2、在对破坏性读出的存储器进行读/写操作时，为维持原存信息不变，必须辅以的操作是（）。

A.刷新
B.再生
C.写保护
D.主存校验
3、在原码两位乘中，符号位单独处理，参加操作的数是（）。

A.原码
B.绝对值的补码
C.补码
D.绝对值
4、信息序列16位，若想构成能纠正一位错、发现两位错的海明码，至少需要加（）位校验位。

A.4
B.5
C.6
D.7
5、在补码一位乘中，若判断位Y n Y n+1=01，则应执行的操作为（）。

A.原部分积加[-x]补，然后右移一位
B.原部分积加[x]补，然后右移一位
C.原部分积加[-x] 补，然后左移一位
D.原部分积加[x]补，然后左移一位
6、某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。

若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是（）。

A.20ns
B.40ns
C.50ns
D.80ns
7、在异步通信方式中，一个总线传输周期的过程是（）。

A.先传送数据，再传送地址
B.先传送地址，再传送数据
C.只传输数据
D.无法确定
8、CPU中的译码器要用（）。

A.地址译码人
B.指令译码
C.数据译码1
D.控制信号译码
9、下列关于计算机操作的单位时间的关系中，正确的是（）。

A.时钟周期>指令周期>CPU周期
B.指令周期CPU周期>时钟周期
C.CPU周期>指令周期>时钟周期
D.CPU周期>时钟周期>指令周期
10、某计算机的指令流水线由4个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90ns，80ns、70ns和60ns，则该计算机的CPU时钟周期至少是）（）。

A.90ns
B.80ns
C.70ns
D.60ns
11、下列部件中不属于控制部件的是（）。

A.指令寄存器
B.操作控制器
C.程序计数器
D.状态条件寄存器
12、下列关于各种寻址方式获取操作数快慢的说法中，正确的是（）。

I.立即寻址快于堆栈寻址
Ⅱ.堆栈寻址快于寄存器寻址
Ⅲ.寄存器一次间接寻址快于变址寻址
Ⅳ.变址寻址快于一次间接寻址
A. I、IV
B.Ⅱ、Ⅲ
C.I、Ⅲ、IV
D.Ⅲ、Ⅳ
13、某机器字长为32位，存储器按半字编址，每取出一条指令后PC的值自动+2，说明其指令长度是（）。

A.16位
B.32位
C.128位
D.256位
14、在DMA传送方式中，发出DMA请求的是（）。

A.外部设备
B.DMA控制器
C.CPU
D.主存
15、下列选项中，用于设备和设备控制器（I/O接口）之间互连的接口标准是（）。

A.PCI
B
C.AGP
D.PCI-Express
二、填空题
16、CPU能直接访问_______和_______，但不能直接访问磁盘和光盘。

17、指令寻址的基本方式有两种，______方式和______方式。

18、闪速存储器特别适合于_______微型计算机系统，被誉为_______而成为代替磁盘的一种理想工具。

19、不同机器有不同的_________RISC指令系统是_________指令系统的改进。

20、广泛使用的_______和_______都是半导体随机读写存储器，它们共同的缺点是_______
21、指令字长度有______、______、______三种形式。

22、为了解决多个_______同时竞争总线_______，必须具有_______部件。

23、总线同步定时协议中，事件出现在总线的时刻由________信号确定，总线周期的长度是________的。

24、为了运算器的高速性，采用了________进位，________乘除法，________等并行技术措施。

25、目前的CPU包括________、 ________和cache、
三、名词解释题
26、海明码：
27、机器指令：
28、全相联映象：
29、消息传输方式：
四、简答题
30、在定点机和浮点机中分别如何判断溢出？
31、宽体存储器有什么特点？
32、简述CPU的主要功能。

33、什么叫机器指令？什么叫指令系统？为什么说指令系统与机器的主要功能以及与硬件结构之间存在着密切的关系？
五、计算题
34、设某机主存容量为16MB，Cache的容量为8KB，且按字节编址。

每字块8个字，每字32位。

设计一个4路组相联映射的Cache组织。

1）画出主存地址字段中各段的位数。

2）设Cache初态为空，CPU依次从主存0，1，2，…，99号单元中读出100个字（主存一次读出一个字），并重复此次序10次，问命中率是多少？
3）若Cache速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？
4）系统的效率是多少？
35、用一个时钟频率为40MHz的处理器执行标准测试程序，它所包含的混合指令数和响应所需的时钟周期见表。

试求出有效的CPI、MIPS速率和程序的执行时间（假设有N条指令）。

36、假设对于上题中的计算机M和程序P的机器代码，M采用页式，虚拟存储管理：P开始执行时，（R1）=（R2）=0，（R6）=1000，其机器代码已调入主存但不
在Cache中：数组A未调入主存，且所有数组元素在同一页，并存储在磁盘同一个
扇区。

请回答下列问题并说明理由。

1）P执行结束时，R2的内容是多少？
2）M的指令Cache和数据Cache分离。

若指令Cache共有16行，Cache和主存交
换的块大小为32字节，则其数据区的容量是多少？若仅考虑程序段P的执行，则指
令Cache的命中率为多少？
3）P在执行过程中，哪条指令的执行可能发生溢出异常？哪条指令的执行可能产
生缺页，异常？对于数组A的访问，需要读磁盘和TLB至少各多少次？
六、综合题
37、下图为由8片2114芯片构成的4K×8位的存储器，与8位的一个微处理器相连，2114芯片为lK×4位的静态RAM芯片。

试问：
1）每一组芯片组的地址范围和地址线数目。

2）4KB的RAM寻址范围是多少？
3）存储器有没有地址重叠？
38、采用微程序控制器的某计算机在微程序级采用两级流水线，即取第i+1条微指令与执行第i条微指令同时进行。

假设微指令的执行时间需要40ns，试问：
1）若控制存储器选用读出时间为30ns的ROM，在这种情况下微周期为多少？并画出微指令执行时序图。

2）若控制存储器选用读出时间为50ns的ROM，在这种情况下微周期为多少？并画出微指令执行时序图。

39、某指令系统字长12位，地址码取3位，试提出一种方案，使该系统有4条
三地址指令、8条二地址指令、150条一地址指令。

列出操作码的扩展形式并计算
操作码的平均长度。

参考答案
一、选择题
1、D
2、B
3、B
4、C
5、B
6、C
7、B
8、B
9、B
10、A
11、D
12、C
13、B
14、A
15、B
二、填空题
16、cache 主存
17、字向位向
18、便携式固态盘
19、指令系统 CISC
20、SRAM DRAM 断电后不能保存信息
21、单字长半字长双字长
22、主设备控制权总线仲裁
23、总线时钟固定
24、先行阵列流水线
25、控制器运算器
三、名词解释题
26、海明码：
一种常见的纠错码，能检测出两位错误，并能纠正一位错误。

27、机器指令：
由0、1代码组成，能被机器直接识别。

机器指令可由有序微指令组成的微程序来解释，微指令也是由0、1代码组成，也能被机器直接识别。

28、全相联映象：
cache的一种地址映象方式，一个主存块可映象到任何cache块。

29、消息传输方式：
总线的信息传输方式之一，将总线需要传送的数据信息、地址信息，和控制信息等组合成一个固定的数据结构以猝发方式进行传输。

四、简答题
30、解析：
（1）定点机
定点机中可分别采用单符号位和双符号位判断补码加/减运算是否溢出，其中单符号位又
分为两种方法：
1）若参加运算的两个操作数符号相同，结果的符号位又与操作数的符号不同，则为溢出。

2）若求和时最高进位与次高位进位“异或”结果为1，则为溢出。

双符号位判别方法：
当最后的运算结果两位符号位为10或者01时，溢出，10表示负溢出，01表示正溢出。

（2）浮点机
浮点机中的溢出根据阶码来判断。

当阶码大于最大正阶码时，即为浮点数溢出：当阶码小
于最小负阶码时，按机器零处理。

31、答：宽体存储器将存储的位数扩到多个字的宽度，访问存储器时可以同时对多个字进行访问，从而提高数据的吞吐率。

32、答：CPU主要有以下四方面的功能：
（1）指令控制：程序的顺序控制，称为指令控制。

（2）操作控制：CPU管理并产生由内存取出的每条指令的操作信号，把各种操作信号送
往相应部件，从而控制这些部件按指令的要求进行动作。

（3）时间控制：对各种操作实施时间上的控制，称为时间控制。

（4）数据加工：对数据进行算术运算和逻辑运算处理，完成数据的加工处理。

33、答：人们习惯把每一条机器语言的语句称为机器指令，而又将全部机器指令的集合称为机器的指令系统。

五、计算题
34、解析：
1）主存地址字段如图所示。

2）由于Cache初态为空，因此CPU读0号单元时不命中，必须访存，同时将该字所在的主存块调入Cache（调入内存一定是一整块调入，而一块包括8个单元），接着CPU读1~7号单元均命中。

同理，CPU读8，16，…，96号单元均不命中。

可见，CPU在连续读100个字中共有13次未命中，而后9次循环读100个字全
部命中，命中率为
100×10−13
×100%=98.7%
100×10
3）设主存存储周期为5t，Cache的存储周期为t，没有Cache的访问时间是
5t×l000，有Cache存储周期为t×（1000-13）+5t×13，则有Cache和无Cache
相比，速度提高的倍数为
5t×1000
−1=3.75
t(1000−13)+5t×13
4）系统的效率为
t
×100%=95%
0.987t+(1−0.987)×5t
35、解：CPI即执行一条指令所需的时钟周期数。

本标准测试程序共包含4种指令，那么CPl就是这4种指令的数学期望，故
CPl=1×60%+2×18%+4×12%+8×10%=2.24
MIPS即每秒执行百万条指令数。

已知处理器的时钟频率为40MHz，即每秒包含40M个时钟周期，故
MIPS=40/CPl=40/2.24≈17.9
程序执行时间自然就等于程序包含的指令数×CP1x时钟周期的长度，
故程序执行时间=N×2.24×1/40MHz=5.6N×10-8s
36、解答：该题继承了上题中的相关信息，统考中首次引入此种设置，具体考察
到程序的运行结果、Cache的大小和命中率的计算以及磁盘和TLB的相关计算，是
一题比较综合的题型。

1）R2里装的是i的值，循环条件是i<N（1000），即当i自增到不满足这个条件时
跳出循环，程序结束，所以此时i的值为1000。

2）Cache共有16行，每块32B，所以Cache数据区的容量为16x32B=512B。

P共
有6条指令，占24B，小于主存块大小（32B），其起始地址为08048100H，对应
一块的开始位置，由此可知所有指令都在一个主存块内。

读取第一条指令时会发生Cache缺失，故将P所在的主存块调入Cache某一行，以后每次读取指令时，都能
在指令Cache中命中。

因此在1000次循环中，只会发生1次指令访问缺失，所以指
令Cache的命中率为：（1000×6-1）/（1000×6）=99.98%。

3）指令4为加法指令，即对应sum+=A[i]，当数组A中元素的值过大时，则会导
致这条加法指令发生溢出异常：而指令2、5虽然都是加法指令，但它们分别为数
组地址的计算指令和存储变量i的寄存器进行自增的指令，而i最大到达1000，所以它们都不会产生溢出异常。

只有访存指令可能产生缺页异常，即指令3可能产生缺
页异常。

因为数组A在磁盘的一页上，而一开始数组并不在主存中，第一次访问数组时会导
致访盘，把A调入内存，而以后数组A的元素都在内存中，则不会导致访盘，所以
该程序，共访盘一次。

每访问一次内存数据就会查TLB一次，共访问数组1000次，所以此时又访问TLB1000次，还要考虑到第一次访问数组A，即访问A[0]时，会多
访问一次TLB（第一次访问A[0]会先查一次TLB，然后产生缺页，处理完缺页中断后，会重新访问A[0].此时又查TLB），所以访问TLB的次数一共是1001次。

六、综合题
37、解析：先由两片2114芯片构成lK×8位的芯片组，再由4个芯片组构成4K×8位的存储器。

从图3-48可以看出，地址线A13~A10在图中没有出现，说明采用部分
译码方式。

1）芯片组的容量为1024B，需要10根地址线（A9~A10），故地址范围为000H~3FFH。

2）根据图3-48所示的连线，各芯片组的片选端由地址线Ais、A1s进行译码。

芯片组内地址线为A9~A10，A13~A10空闲，即为任意态。

假设A13~A10为全0，
4KB RAM的寻址范围分别是：第0组为0000H~03FFH，第1组为4000H~43FFH，第2组为8000H~83FFH，第3组为C000H~C3FFH，可见这4KB存储器的地址空间是不连续的。

演示第2组的计算过程，其他类似。

第2组的片选信号应该是10（A15、A14），接下来A13~A10为全0，剩下的全1，即1000001l11111111，十六进制为83FFH。

3）由于A13~A10没有参与译码（部分译码），因此存储器存在地址重叠现象。

38、解析：在执行本条微指令的同时，预取下一条微指令。

因为这两个操作是在
两个完全不同的部件中执行的，所以这种重叠是完全可行的。

取微指令的时间与执行微指令的时间哪个长，就以它作为微周期
1）若控制存储器选用读出时间为30ns的ROM，微指令执行时序图如图a所示。

因为取第i+1条微指令与执行第i条微指令同时进行，所以取微指令的读出时间为
30ns，而微指令的执行时间需要40ns。

这种情况下微周期取最长的时间，即40ns。

2）若控制存储器选用读出时间为50ns的ROM，微指令执行时序图如图b所示。

这种情况下微周期需取50ns。

39、解析：
以上答案不唯一，只要满足不包含就行，即没有前缀码。

这个和数据结构中的赫夫曼树的编码是很类似的。

操作码的平均长度=（3×4+6×8+9×150）/162=8.7。