EDA期末复习第一天
eda期末考试复习题
eda期末考试复习题EDA期末考试复习题一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）是指：A. 电子设计自动化B. 电子数据交换C. 电子文档自动化D. 电子设备自动化2. 在EDA工具中，用于设计和仿真数字逻辑电路的软件是：A. MATLABB. VHDLC. SPICED. AutoCAD3. 下列哪个不是硬件描述语言（HDL）？A. VerilogB. VHDLC. C++D. SystemVerilog4. FPGA（Field-Programmable Gate Array）是一种：A. 可编程逻辑器件B. 微处理器C. 存储器D. 网络设备5. 在VHDL中，以下哪个关键字用于定义实体？A. entityB. architectureC. processD. package6. 以下哪个是模拟电路设计中常用的EDA工具？A. Quartus IIB. ModelSimC. CadenceD. Xilinx ISE7. 以下哪个不是数字电路设计中的基本逻辑门？A. ANDB. ORC. NOTD. XOR8. 在VHDL中，以下哪个是并行赋值语句？A. ifB. caseC. loopD. when9. 在EDA设计流程中，仿真验证的目的是：A. 检查电路是否能正常工作B. 检查电路的物理尺寸C. 检查电路的功耗D. 检查电路的散热性能10. 以下哪个不是EDA设计流程中的步骤？A. 电路设计B. 仿真验证C. 版图设计D. 电路测试二、填空题（每空2分，共20分）11. 在VHDL中，用于定义端口的关键字是________。
12. FPGA的编程方式包括________和________。
13. 一个完整的EDA设计流程通常包括________、________、________、________和________。
14. 在数字电路设计中，________是一种用于描述电路行为的建模方式。
EDA期末复习题
EDA期末复习题第一章1、什么是EDA技术？EDA的英文全称是什么？答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。
2、利用EDA技术进行电子系统的设计有什么特点？答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
3、从使用的角度讲，EDA技术主要包括几个方面的内容？答：EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。
其中，硬件描述语言是重点。
4、硬件描述语言VHDL的特点是什么？5、什么是综合？有哪些类型？综合在电子设计自己动化地位是什么？6、什么是VHDL语言的自顶向下的设计方法？它与传统的数字逻辑系统设计方法有何不同？1、对于目标器件为FPGA/CPLD的VHDL设计，其工程设计包括几个主要步骤？每步的作用是什么？每步的结果是什么？答：第一:需要进行“源程序的编辑和编译”—用一定的逻辑表达手段将设计表达出来;第二：要进行“逻辑综合”---将用一定的逻辑表达手段将表达出来的设计经过一系列的操作，分解成一系列的逻辑电路及对应的关系（电路分解）；第三：要进行目标器件的“布线/适配”---在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）第四：目标器件的编程下载---将前面的软件设计经过编程变成具体的设计系统（物理实现）；最后要进行硬件仿真/硬件测试---验证所设计的系统是否符合要求。
EDA期末考试复习题目全集(广石化)
《EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
EDA考试复习题目全集(1)
《 EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是A。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
EDA期末复习题试题
复习题（开卷）一、填空题与简答题1、ASIC的中文含义是：专用集成电路。
2、在VHDL中主要有哪三种重载现象参数类型的重载；参数数目的重载；函数返回类型的重载。
3、简单可编程逻辑器件的主要有PROM、PLA、PAL、GAL4、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个GAL器件:5、在设计中，常常采用的设计方法有直接设计方法、自顶向下和自底向上的设计方法。
6、CPLD的一般采用“与－或阵列”结构。
7、一个完整的VHDL程序包括库、程序包、实体、结构体和配置五个部分。
8、PLD的中文含义是：可编程逻辑器件。
9、“与－或”结构的可编程逻辑器件主要由四部分构成：输入电路、可编程“与”阵列、可编程或阵列、输出电路10、FPGA的一般采用“查找表”结构。
11．VHDL的全拼Very high speed integrated Hardware Description Language12．子程序有即过程（PROCEDURE）、函数〔FUNCTION〕两种类型。
13、CPLD的中文含义是复杂可编程逻辑器件。
14、复杂可编程逻辑器件的主要有CPLD 和FPGA 。
15、FPGA的中文含义是现场可编程门阵列。
16．CPLD的基本结构看成由可编程逻辑宏单元可编程I/O控制模块和可编程内部连线组成。
17．FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。
18.EDA：电子设计自动化B：逻辑阵列块20.ESB：嵌入式系统块21.FAST TRACK：快速通道22.同步：各个逻辑单元共用一个时钟23．信号与变量使用时有何区别？答：（1）值的代入形式不同。
（2）变量值可以送给信号，信号值不能送给变量。
（3）信号是全局量，变量是局部量。
（4）操作过程不同。
24．VHDL语言在结构上分为哪几部分？答：VHDL语言在结构上一般分为实体（ENTITY）与结构体（ARCHITECTURE）两大部分。
EDA技术期末考试复习资料
EDA技术期末考试复习资料EDA技术期末考试复习资料什么是EDA？本意：Electronic Design Automation在教材中“EDA”是指依赖于功能强⼤的计算机，在EDA⼯具软件平台上，对以硬件描叙语⾔HDL为系统逻辑描述⼿段完成的设计⽂件，⾃动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直⾄实现既定的电⼦线路系统功能。
EDA技术的实现⽬标：完成专⽤集成电路ASIC的设计和实现（这种说法太⽚⾯）实现ASIC的三种途径：可编程逻辑器件CPLD、FPGA 半定制或全定制ASIC、混合ASIC 常⽤硬件描述语⾔(HDL)：VHDL Verilog HDL System Verilog System CVerilogHDL与VHDL的⽐较：VHDL来源于古⽼的Ada语⾔，VerilogHDL来源于C语⾔，VerilogHDL受到⼀线⼯作的⼯程师的青睐。
90%以上的公司采⽤verilogHDL进⾏IC设计，ASIC设计必须学习VerilogHDL,VerilogHDL 在⼯业界通⽤些，VHDL在⼤学教学中使⽤较多VerilogHDL在系统级抽象⽅⾯⽐VHDL差⼀些，在门级开关电路描叙⽅⾯VerilogHDL⽐VHDL强很多VHDL⽐较严谨，VerilogHDL格式要求宽松些集成电路设计的层次：综合（synthesis)将⽤⾏为和功能层次表达的电⼦系统转换为低层次的便于具体实现的模块组合装配的过程。
（是从外⽂翻过来的别扭的句⼦）从算法表⽰转换到寄存器传输级，即⾏为综合从RTL级表⽰转换到逻辑门的表⽰，即逻辑综合从逻辑门表⽰转换为版图表⽰，即版图综合或结构综合功能仿真和时序仿真：1.功能仿真：是直接对VHDL、原理图描述或其他描述形式的逻辑功能进⾏测试模拟，以了解其实现的功能是否满⾜原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。
2.时序仿真：就是接近真实器件运⾏特性的仿真，仿真⽂件中⼰包含了器件硬件特性参数，因⽽，仿真精度⾼。
EDA技术复习资料(完全版)
EDA技术复习资料一、填空1、EDA设计流程包括设计准备、设计输入、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输入主要包括文本输入方式、图形输入方式、和波形输入方式。
4、文本输入是指采用硬件描述语言进行电路设计的方式。
5、功能仿真实在设计输入完成以后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又被称为后仿真或延时仿真。
7、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、和VERILOG HDL。
8、EDA工具大致分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、用VHDL语言书写的源文件。
即是程序又是文档，即是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。
11、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能快独立存在和独立运行。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使用的文字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。
17、VDHL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端口声明语句中，端口方向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型文字包括整数文字、实数文字、以数制基数表示的文字和物理量文字。
EDA期末复习资料大全
一1．一般把EDA技术的发展分为MOS时代、MOS时代和ASIC三个阶段。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA 和CPLD 芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名）.VHD。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
二、1、PLD：可编程逻辑器件CPLD：复杂可编程逻辑器件2、HDL：硬件描述语言VHDL：甚高速集成电路硬件描述语言3、LUT：查找表（Look Up table）4、ASIC:专用集成电路5、SOC：片上系统6、IP CORE：知识产权核7、FPGA：现场可编程门阵列8、JTAG：联合测试行动组9、EAB：嵌入式阵列快10、LE（LC）：逻辑单元11、SOPC：可编程片上系统12、EDA：电子设计自动化13、FSM：有限状态机14、BST：边界扫描测试15、M4K：Altera公司Cyclone系列FPGA中的嵌入式存储器模块16、RTL：寄存器传输级17、MV：混合电压18、PLD：可编程逻辑器件19、std_logic_vector：一种数组型数据类型，其中每位数据均为std_logic型。
20、one-hot：一种有限状态机的编码形式。
状态机的每个状态都用一个触发器来表示，即在每个状态只有对应触发器置“1”，其他触发器均置“0”。
eda期末复习资料
第一章绪论1.理解EDA的含义：EDA就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。
2.EDA要素：4个基本条件：1）大规模可编程逻辑器件2）硬件描述语言3）软件开发工具4）实验开发系统（下载、硬件验证）发展：计算机辅助设计（CAD）,计算机辅助工程设计（CAE）,电子设计自动化（EDA）3.EDA实现目标：未来的EDA技术向深度和广度两个方向上发展4.电子系统设计方法：自顶向下设计法（分模块设计）、自底向上方法、混合式设计法。
5.自顶向下设计流程：（11个小步骤）6.EDA设计流程第四章Quartus II 【常规操作】VHDL1.VHDL的基本设计结构：（实体、结构体、库、程序包、配置）实体：ENTITY 实体名IS[GENERIC（类属表）；][PORT（端口表）；]END [ENTITY] [实体名]结构体：ARCHITECTURE 结构体名OF 实体名IS【定义语句；】------通常定义信号，常量，申明元件BEGIN并行处理语句EDN ARCHITECTURE{[结构体名]库和程序包：IEEE库、STD_LOGIC_1164程序包实体: ENTITY name …END ENTITY name;结构体: ARCHITECTURE name OF entity_name…END ARCHITECTURE;2端口信号模式: IN 、OUT、INOUT、BUFFER3.标识符的规定：1）以英文字母开头2）不以下划线结尾，同时不连续使用下划线3)26个英文字母大小写、0-9数字及下划线组成4）保留字不能作为标识符标识符的用途：定义常量、变量、信号、端口、子程序等等4.VHDL的数据对象有哪些：1）常量2）变量3）信号VHDL的文字规则（整数的数制基数表达方式）：主要由5个部分组成1）用十进制数标明的数制进位基数2）数制间隔符“#”3）表达的数值4）指数间隔符“#”；5）指数部分，如果指数部分为0，可以省略第5部分；5.掌握常用数据类型（如数组定义等）：标量型：标量类型的数据对象在某一时刻只对应一个值。
《EDA技术》复习(期末)
《EDA技术应用》复习提纲一、VHDL程序分析处理1 画出与以下实体描述对应的原理图符号元件:ENTITY buf3s IS --实体1:三态缓冲器PORT(input:IN STD_LOGIC; --输入端enable:IN STD_LOGIC; --使能端output:OUT STD_LOGIC); --输出端END buf3s ;ENTITY mux21 IS --实体2: 2选1多路选择器PORT(in0, in1,sel: IN STD_LOGIC;output:OUT STD_LOGIC);2 哪一种复位方法必须将复位信号放在敏感信号表中?给出这两种电路的VHDL描述。
解：边沿触发复位信号要将复位信号放在进程的敏感信号表中。
（1）边沿触发复位信号…………………….ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(RST)BEGINIF RST’EVENT AND RST=‘1' THENQQ<=(OTHERS=>‘0’);END IF;END PROCESS;Q1<=QQ;END;………………………（2）电平触发复位信号…………………….ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF RST=‘1' THENQQ<=(OTHERS=>‘0’);END IF;END PROCESS;Q1<=QQ;END;………………………3 判断下面三个程序中是否有错误，若有则指出错误所在，并给出完整程序。
程序1:Signal A,EN : std_logic;…………………Process(A, EN)V ariable B: std_log ic;Beginif EN=l then B<=A; end if;--将“B<=A”改成“B:=A”end process;程序2:Architecture one of sample isvariable a，b，c:integer;beginc<=a+b;--将“c<=a+b”改成“c:=a+b”end;程序3:library ieee;use ieee.std_logic_1164.all;entity mux21 isPORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); --将“;)”改成“)”end sam2; --将“sam2”改成“entity mux21”architecture one of mux2l isbegin--增加“process(a,b,sel)begin”if sel= '0' then c:=a; else c:=b; end if; --应改成“if sel= '0' then c<=a; else c<=b; end if;”--增加“end process;”end two; --将“two”改成“architecture one”二、电路设计应用【例3-1】2选1多路选择器图3-1 mux21a实体图3-2 mux21a结构体LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21a ISPORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one 0F mux21a ISBEGINPROCESS(a,b,s)BEGINIF s=‘0’ THENy<=a;ELSEy<=b;ENDIF;END PROCESS;3-2图3-16所示的是4选1多路选择器,试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a、y<=b、y<=c、y<=d。
EDA复习题及部分答案
二、名词解释，写出下列缩写的中文（或者英文）含义： 1.FPGA Field－Programmable Gate Array 现场可编程门阵列2 VHDL Very-High-Speed Integrated Circuit Hardware Description Language)甚高速集成电路硬件描述语言3 HDL Hardware Description Language硬件描述语言5 CPLD Complex Programmable Logic Device复杂可编程逻辑器件6 PLD Programmable Logic Device 可编程逻辑器件7 GAL generic array logic通用阵列逻辑8. LAB Logic Array Block逻辑阵列块9. CLB Configurable Logic Block 可配置逻辑模块10 EABEmbedded Array Block 嵌入式阵列块11SOPC System-on-a-Programmable-Chip 可编程片上系统12. LUT Look-Up Table 查找表13. JTAG Joint Test Action Group 联合测试行为组织14.IP Intellectual Property 知识产15.ASIC Application Specific Integrated Circuits 专用集成电路16 .ISP In System Programmable 在系统可编程17. ICR 在电路可重构18. RTL寄存器传输19.EDA电子设计自动化试题一一、简答题第1题：EDA的工程设计流程。
第2题：FPGA和CPLD的开发应用选择应考虑哪些问题？第3题：从适用范围、进程中的赋值行为特性、赋值语句的语法格式三方面比较‚变量‛与‚信号‛。
第4题：(a) 如何描述时钟边沿？(b) VHDL程序代码中的"－－"的语义是什么？(c) 若要使用别的设计者的程序包应当怎么做？二、程序题第1题：分析下列程序段是否有错，如果有请说明错误原因。
EDA期末复习
一、一道综合题：设计全为RTL级（由描述向功能模块），画电路二、一道简答题：三、一道波形题：波形、输出。
四、一道改错题：五、一道设计电路元件延迟同步电路的时序：关键路径：延迟最大的路径关键路径决定了芯片的最大工作频率；时序检测：为了保证寄存器能够正确的工作，需要建立（setup）时间检测和保持时间（hold）检测综合(synthesis)：综合指的是将Verilog HDL语言描述的行为级或功能级电路模型转换成RTL 级功能块或门级电路网表的过程，转化过程中需要以目标工艺面积和定时约束来进行逻辑优化。
Display和monitor的区别：monitor只要监视的参数发生变化就会输出，display是在指定的时刻到来时发生输出，monitor会因为参数的变化不断有输出值，display只在指定的时刻有一次输出。
综合：【输入】电路描述.V文件；目标库；约束【输出】门级网表；时延文件SDF（所有组合电路的延时）【抽象层次】逻辑级综合（门级）；RTL级；（画电路）【综合过程】Verilog HDL语言描述的行为级或功能级电路模型==》RTL级==》未优化门级==》逻辑优化（目标工艺面积和定时约束）==》优化门级网表【语句综合】always语句综合（电平敏感、边沿敏感）；if语句综合；case语句综合；for语句（语句中不应该有运算符号）综合；【约束条件】面积约束（1、面积与性能之间存在折衷2、采用基于标准单元库综合设计之时，设定面积最小）；时钟条件对寄存器间的组合路径的延时时间有要求：1、约束仅在组合电路；2、输入延时：共享时钟（clock-前一组合电路输出的延时=输入组合电路的延时+setup时间）3、组合电路延时< 输出延时设定原则一、不要让一个组合电路穿越过多的模块二、寄存模块的输出三、顶层只是结构的联接优化模型原因Verilog HDL 代码综合出网表所提供的优化起点不同=》逻辑优化终点不同不同结构编写同一模型=》不同优化起点基本流程概念设计=》RTL描述与仿真（理想无延时）=》综合=》门级仿真=》布局布线=》=》流片。
EDA复习——精选推荐
EDA复习《EDA技术》复习⼀、课程的基本概念●名词解释：EDA：电⼦设计⾃动化 HDL：硬件描述语⾔VHDL：超⾼速集成电路硬件描述语⾔ CPLD：复杂可编程逻辑器件FPGA：现场可编程门阵列 IP：知识产权核●HDL是EDA技术的重要组成部分，是电⼦系统硬件⾏为描述、结构描述、数据流描述的语⾔，它的种类很多，HDL有：VHDL、Verilog HDL、ABEL、AHDL、SystemVerilog、SystemC。
●EDA开发流程：设计输⼊、综合、适配、仿真/下载。
其中设计输⼊有：原理图输⼊、硬件描述语⾔输⼊和波形输⼊三种。
●⽂件管理：⼯程的后缀.qpf。
原理图后缀.bdfVHDL程序后缀.vhd 波形⽂件后缀.vwf⼆、结构及结构的内容和作⽤VHDL程序基本结构：Library(库及程序包)、Entity(实体区)、Architecture（结构体区）。
端⼝模式：in；out；inout；buffer。
数据类型：bit、bit_vector、std_logic、std_logic_vector；integer、real。
标识符：取名规则有由字母、数字以及下划线组成；必须以字母开头，不分⼤⼩写；不能⽤下划线结尾，下划线不能连⽤；不能⽤VHDL的保留字即程序本⾝带有的关键字，即是在程序中会变蓝⾊的字；●结构体：是⽤来描述输出与输⼊之间的逻辑关系，即器件的内部功能。
数据对象：常数constant、变量variable、信号signal。
(1) 三种说明语句的格式是⼀样的。
信号赋值<=; 变量⽤:=。
(2) signal在architecture与begin间说明，variable在process与begin内。
(3) signal是全局量，variable是局部量。
(4) signal有延迟，优先执⾏最后命令，variable⽆延迟，执⾏每个命令；各种语句：并⾏语句（when-else、with--select、process等）顺序语句（if、case--when、loop、Wait--until等）。
EDA期末复习资料 (2)
EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
P14A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。
P25A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。
P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。
P42A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。
P274A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。
P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是___B____。
P134A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现__A__。
eda期末复习提纲.doc
1.EDA（electronic design automation）电子设计自动化2.FPGA 全称field programmable gate array 现场可编程门阵列3.CPLD 全称complex programmable logic device 可编程逻辑器件4.VHDL 全称VHSIC hardware description language 标准硬件描述语言5.综合:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
综合过程将把软件设计的HDL描述与硬件结构挂钩，是将软件转化为硬件电路的关键步骤。
综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。
6.基于EDA软件的FPGA/CPLD开发流程图P127.时序仿真：就是接近于真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数。
& 功能仿真：是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。
9.IP就是知识产权核或知识产权模块的意思。
10.IP 分软IP、硬IP、固IP»11.软IP：不涉及用什么具体电路元件。
12.固IP：完成了综合的功能块。
13.硬IP：提供设计的最终阶段产品：掩模。
14.IP模块的优化设计（四最）：芯片面积最小、运行速度最快、功率消耗最低、工艺容差最大。
15.可编程器件的演变过程（了解）：20世纪70年代，PROM, PL A： 70年代末，PLA改进成PAL;80年代初，发明了GAL;80年代中期，产生FPGA,又推出EPLD比GAL有更高的集成度；80年代末，CPLD； 90年代后，加法器、乘法器、RAM、CPU、DSP 核等。
16.PLD器件从结构上分为两类：一类属乘积项结构器件，如CPLD»另一类是基于查表结构的器件，如FPGA。
EDA期末复习总结.docx
第一章EDA技术概述图1-5应用于FPGA/CPLD的EDA开发流程2、综合分类：•从自然语言转换到VHDL语言算法表述，即自然语言综合；•从算法表述转换到寄存器传输级（RTL）表述，即从行为域到结构域的综合，即行为综合；•从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合；•从逻辑门表述转换到版图级表述（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
3、PLD分类：•已集成度分，一般可分为两大器件：A、低集成度芯片：早期出现的PROM、PAL、可重复编程的GDL都属于这类。
一般而言，可重构使用的逻辑门数大约在500门以下，简称为PLD;B、高集成度芯片：如现在大量使用的CPLD、FPGA器件，称为复杂PLD•从结构上可分为两大类器件：A、乘积项结构器件：其基本结构为“与一或阵列”的器件，大部分简单PLD 和CPLD都属于这个范围B、查找表结构器件：由简单的查找表组可编程门，再构成阵列形式，大多数FPGA是属于此类器件•第三种分类方法是从编程工艺上划分：熔丝型；反熔丝性；EPROM型；EEPROM型;SRAM型；RAM型；Flash型;4、MAX7000结构中包含有5个主要部分，即：逻辑阵列块、逻辑宏单元、扩展乘积项（共享和并联）、可编程连线阵列和I/O控制块。
• 逻辑宏单元：MAX7000的LAB由16个宏单元的阵列纟H.成。
MAX7000结构由多个LAB 组成的阵列及他们Z间的连线构成。
LAB通过可编程连线阵列（PIA）和全局总线连接在一起，全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。
输入信号：（1）来自作为通用逻辑输入的PIA的36个信号;（2）来白全局控制信号，用于寄存器辅助功能；1、FPGA/CPLD 器件和电路系统原理图/HDL文本编辑＜FPGA/CPLD _适配——器1JTAG方式下载2.针对SRAM结构的配置3.配器件编程FPGA/CPLD编程下载（3）从I/O引脚到寄存器的直接输入通道。
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第一天复习第一天复习怎么说也得知道EDA技术是个啥吧？EDA即电子设计自动化，是Electronic Design Automation的英文缩写。
EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
考试中可能还会让你写个关键名词得知道吧？Computer Assist Design (计算机辅助设计，简称CAD)Computer Assist Engineering Design (计算机辅助工程设计，简称CAE)Electronic Design Automation (电子设计自动化，简称EDA）FPGA（Filed Programmable Gate Array) CPLD (Complex Programmable Logic Device) （Programmable Logic Devies，PLD）至于是怎么发展起来的了解下就行了，20世纪80年代，集成电路设计进入CMOS时代，相继出现了微处理器、随机存储器、只读存储器及支持定制单元电路设计的硅编辑、掩膜编程的门阵列，如标准单元的半定制设计方法以及可编程逻辑器件(PAL和GAL) ，可以用少数几种通用的标准芯片实现电子系统的设计。
早期EDA工具以逻辑模拟、定时分析、故障仿真、自动布局和布线为核心，重点解决电路设计没有完成之前的功能检测等问题。
设计师能在产品制作之前预知产品的功能与性能，能生成产品制造文件，在设计阶段对产品性能的分析前进了一大步。
随着VLSI和多层PCB的设计要求，计算机图形工作站的问世和PC机的发展，进入初级的具有自动化功能的EDA时期……哎呀呀等等。
EDA技术优势：1)采用硬件描述语言作为设计输入，大大降低设计成本，缩短设计周期。
2)库的引入。
库都是EDA公司与半导体厂商共同开发的。
3)极大地简化了设计文档的管理。
4)极大地提高了大规模系统电子设计的自动化程度。
5)设计者拥有完全的自主知识产权，再无受制于人之虞。
6)良好的移植性与可测试性，为系统开发提供可靠保证。
7)能将所有环节纳入统一的自顶向下设计方案中。
8) 系统板设计结束后仍可利用计算机对硬件系统进行完整测试。
9) 开发技术的标准化、规范化以及IP核的可利用性。
此处省去PLD的原理- - - - - - - - - - - - - - - - - - - - - - - - 华丽丽的分割线- -- - - - - - - - - - - - - - - - - - - - - - - - - - - -VHDL语法总结语法一：实体声明格式：ENTITY 实体名（见词知意）ISPORT (见语法二);END ENTITY 实体名;●注意定义实体最后加分号(英文格式)。
实体名是自定义的该电路器件名，最好根据电路功能来取名；不能用数字或中文定义实体名实体名不能与EDA工具库中已定义好的元件名重名实体名不能用数字起头语法二：端口说明语句格式：PORT ( 端口名,…端口名: 端口模式数据类型；端口名,…端口名: 端口模式数据类型；……端口名,…端口名: 端口模式数据类型；端口名,…端口名: 端口模式数据类型（此处没有分号）);●注意端口模式有四种：IN ：输入端口OUT: 输出端口INOUT：双向端口BUFFER：缓冲端口（可回读自己的输出状态）----------这次课设有的用到了吧数据类型：1.标准逻辑类型STD_LOGIC取值可是…0‟, …1‟, …X‟, …U‟, …Z‟, …W‟, …L‟, …H‟, …-‟…0‟, …1‟ Strong Logic 强逻辑0 ，1‘X’Strong unknown 强未知…Z‟ High-impedance 高阻‘U’ uninitialized 未初始化的…W‟ Weak Unknown 弱未知…L‟, …H‟ Weak Logic 弱逻辑0，1…-‟ Ignore 忽略2.标准逻辑矢量数据类型：标准逻辑矢量可想象为标准逻辑类型信号的一个（一维）数组。
STD_LOGIC_VECTOR (0 TO 3)STD_LOGIC_VECTOR (3 downto 0)一般习惯总是以第0位作为最低位，为防止代码混乱，通常标准逻辑矢量是按降序排列。
语法三：机构体声明格式：ARCHITECTURE 结构体名OF 所属实体名IS[说明语句]---之后有[表示可写可不写BEGIN(功能描述语句)END ARCHITETURE 结构体名；●注意[说明语句]可用以说明和定义数据对象、数据类型、元件调用等一个实体可以有多个结构体，每个结构体分别代表该实体功能的不同实现方案。
具体综合时，选择哪一个结构体来综合，由”配置语句”来确定。
语法四：信号赋值表达式：y <= a●注意1.用于对singal（信号）赋值，a赋予信号y。
2.要求赋值符“<= ” 两边的信号的数据类型必须一致。
3.仿真中赋值并非立即发生，要经历一个模拟器的最小分辨时间才发生，可视作实际电路中存在固有的延时量δ语法四：逻辑运算符1: 取反NOT2: 与AND3：或OR优先级4：与非NAND5：或非NOR6：异或XOR7：同或NXOR●注意1.操作对象的数据类型3种：BIT 、BOOLEN、STD_LOGIC2.运算符的优先级的顺序是递减（1：的优先级最高）的。
语法五：1.实体、结构体的命名语句，BEGIN语句不需要分号标。
2.VHDL 用关键词BEGIN and END 来分别标示一代码“块”的起始和结束.。
3.程序代码较长时，为了保持流程清晰，可以在END后注明要结束的名字（如实体、结构体）。
（这是一个非常好的习惯，编译器若发现END注释与结果不符，将发出错误信息，希望大家在今后可以养好良好习惯）4.注释是插入在VHDL程序中的文字，利于对代码的阅读和对用途的理解。
注释用两个连接符（- -）开始。
两连接符到行尾之间内容均视为注释语法六：库的打开格式：LIBRARY <设计库名> ；●注意常用的库有IEEE库、STD库和WORK库。
（1）IEEE库：最常用的资源库，含IEEE标准的STD_LOGIC_1164等一些支持工业标准的包集合。
STD_LOGIC_1164是其最重要和最常用，大部分程序都是以此包集合中设定的标准为设计基础。
（2）STD库：是VHDL的标准库，VHDL在编译过程中会自动调用这个库，所以使用时不需要用语句另外说明。
（3）WORK库：是用户在进行VHDL设计时的现行工作库，用户的设计成果将自动保存在这个库中，即设计顶层文件所在文件夹路径，同STD库一样，使用该库不需要任何说明。
语法七：包集合的打开格式：USE <设计库名> .<包集合名>.<项目>；●注意（1）STD_LOGIC_1164包集合：定义了一些数据类型、子类型和函数。
最常用的包集合，其数据类型能够满足工业标准，非常适合CPLD、FPGA器件的多值逻辑设计结构。
（2）STD_LOGIC_ARITH包集合：主要是在STD_LOGIC_1164的基础上扩展了UNSIGNED(无符号)、SIGNED(符号)和SMALL_INT(短整型)三个数据类型，并定义了相关的算术运算符和转换函数。
（3）STD_LOGIC_SIGNED包集合：主要定义有符号数的运算，重载后可用于INTEGER （整数）、STD_LOGIC（标准逻辑位）和STD_LOGIC _VECTOR（标准逻辑位向量）之间的混合运算，并且定义了STD_LOGIC _VECTOR到INTEGER（整数）的转换函数。
（4）STD_LOGIC_UNSIGNED包集合：该包集合用来定义无符号数的运算，其他功能与STD_LOGIC_SIGNED相似。
语法八：条件信号赋值语句格式：赋值目标<= 表达式1 WHEN 赋值条件1 ELSE表达式2 WHEN 赋值条件1 ELSE……表达式n ;●注意1.当条件1成立，将表达式1的值赋给赋值目标当条件2成立，将表达式2的值赋给赋值目标…其他情况，将表达式n的值赋给赋值目标2.条件一具有最高优先权，条件二次之，依此类推语法九：赋值语句（一）格式：1.标准逻辑STD_LOGIC的值用单引号括起来的0、1、X 或U表示。
a<=‟0‟;2.STD_LOGIC的值用双引号括起来的数值串表示。
a <= ”1110”;a <= X”1”;--X表示十六进制3.另外一种指定标准逻辑矢量STD_LOGIC_VECTOR的值的方法是使用集合体。
一个集合体是用逗号隔开的数值。
a <= ( '1','1','1','0'); - --第一个…1…代表a（0），以此类推，当a是标准逻辑适量a（ 3 downto 0）语法十：赋值语句（二）格式：位置关联a <= ( '1','1','1','0'); 第一个…1…代表a（0），以此类推，当a是标准逻辑适量a（ 3 downto 0）名称关联a <= ( 1 => '1', 0 => '1', 3 => '0', 2 => '1');- -a（1）=1，a（0）=1；a <= (3 => '0', OTHERS => '1');a(3)= 0, 其他为1；b <= (OTHERS => '1');将b统一赋值为1.语法十一：名称关联符号格式：名称1=> 表达式或名称2●注意1.将名称1关联于名称2或表达式。
（相连接）2.名称可是信号名称，将两个信号连接3.用于给矢量的位赋值，名称1为矢量的位下标，关联表达式。
- - - - - - - - - - - - - -- - - - - - - - - - - - - - - - - -第一天总结- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -1、Entitythe entity,which define the input and out put of o part of a system. This basically means describing its port map, i.e. the signals that flow in and out of it.实体实体定义设计系统的外部接口信号。