EDA判断题题库(56题)_附答案
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生最终的可下载文件的过程。（ √ ） 53. PLD 按照可编程的次数分为两类：一次性编程器件和可多次编程器件。
（√ ） 54. Verilog 语言的行为描述语句，如条件语句、赋值语句和循环语句类似于软件
高级语言，便于学习和使用。（ √ ） 55. 行为描述就是对设计实体的数学模型的描述，其抽象程度远高于结构描述。
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48. 目前常用的硬件描述语言为：Verilog HDL 和 VHDL。（ √ ） 49. Verilog HDL 数据类型是用来表示数字电路中的物理连线、数据存储和传输
单元等物理量的。（ √ ） 50. 混合仿真器就是能同时支持 Verilog 和 VHDL 的仿真器。（ √ ） 51. Verilog 程序的基本设计单元是“模块”（ module）。（ √ ） 52. 布局布线为将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产
种。（ √ ） 13. PLD 是 Programmable Logic Device,可编程逻辑器件的缩写。（ √ ） 14. Verilog 语言即适合可综合的电路设计，也可胜任电路与系统的仿真。（ √ ） 15. Verilog HDL 支持循环语句。（ √ ） 16. 硬件综合器和软件程序编译器没有本质区别。（ × ） 17. 集成度是 PLD 器件的一项重要指标。（ √ ） 18. PLD 器件的设计往往采用层次化的设计方法，分模块，分层次地进行设计描
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25. CPLD 是 Complex Programmable Logic Device,复杂可编程逻辑器件的缩写。 （√ ）
26. PLD 是一种全定制器件。（ × ） 27. 综合指的是将较高级抽象层次的设计描述自动转化为较低层次描述的过程。
（√ ） 28. Verilog HDL 和 VHDL 目前还都不是 IEEE 标准。（ × ） 29. 把适配后生成的编程文件装入到 PLD 器件中的过程称为下载。（ √ ） 30. Verilog HDL 中 assign 为持续赋值语句。（ √ ） 31. Verilog HDL 语法要素与软件编程语言（如 C 语言）是完全相同的。（ × ） 32. 数字设计流程中采用原理图方式适合描述电路的连接关系和接口关系。
述。（ √ ） 19. Verilog HDL 中实数型和字符串型常量是可以综合的。（ × ） 20. Quartus II 是 Xilinx 的 FPGA/CPLD 的集成开发工具。（ × ） 21. Verilog HDL 中的变量一般分为两种数据类型：net 型和 variable 型。（ √ ） 22. 数据流描述方式多用于组合逻辑电路。（ √ ） 23. CPLD 和 FPGA 都属于高密度可编程逻辑器件。（ √ ） 24. 有限状态机非常适合于数字系统的控制模块。（ √ ）
（× ） 42. CAD 是 Computer Aided Design（计算机辅助设计）的缩写。（ √ ） 43. IP 核中的软核与生产工艺无关，不涉及物理实现，为后续设计留有很大空间。
（√ ） 44. 状态机可以分为：米里型和摩尔型两类。（ √ ） 45. IP 是 Intellectual Property 的缩写。（ √ ） 46. IP 核和 TCP/IP 中的两个 IP 是同一个概念。（ × ） 47. PLA 是 Programmable Logic Array,可编程逻辑阵列的缩写。（ √ ）
EDA 判断题题库
教师组卷、学生备考用
1. 元件例化语句位置关联时位置必须一一对应。（ √ ） 2. 布尔类型只能进行关系运算，不能进行算术运算。（ √ ） 3. 时间类型可以用于逻辑综合。 （ × ） 4. Verilog 语言运算符没有优先级。（ × ） 5. 使用算术运算时，应严格遵循赋值语句两边数据的位长一致。（ × ） 6. 无论是什么样的运算表达式都能进行逻辑综合。（ × ） 7. 参数的设置是为了使设计中的常数更容易阅读和修改。（ √ ） 8. 采用原理图方式的数字设计的可重用性、可移植要差一些。（ √ ） 9. 仿真也称模拟，是对所设计电路的功能的验证。（ √ ） 10. Verilog HDL 不支持逻辑运算符。（ × ） 11. 时序仿真也叫后仿真。（ √ ） 12. 数字设计流程中的设计输入的表达方式一般有原理图方式和 HDL 文本方式两
（√ ） 33. 对设计而言，采用的描述级别越高，设计越容易。（ √ ） 34. PLD 器件内部主要由各种逻辑功能部件和可编程开关构成。（ √ ） 35. 如果只需要在上电和系统错误时进行复位操作，采用异步复位方式比同步复
位方式好。（ × ） 36. EDA 是 Electronic Design Automation,电子设计自动化的缩写。（ √ ） 37. SOC 是 System On Chip（芯片系统）的缩写。（ √ ） 38. Verilog HDL 支持条件运算符。（ √ ） 39. 不考虑信号时延等因素的仿真称为功能仿真。（ √ ） 40. HDL 是一种用文本形式来描述和设计电路的语言。（ √ ） 41. Altera 的 FPGA 器件主要由两类配置方式：主动配置方式和被动配置方式。
（√ ） 56. 目前பைடு நூலகம்数字系统的设计中，主要采用 Bottom-UP 设计为主。（ × ）
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（√ ） 54. Verilog 语言的行为描述语句，如条件语句、赋值语句和循环语句类似于软件
高级语言，便于学习和使用。（ √ ） 55. 行为描述就是对设计实体的数学模型的描述，其抽象程度远高于结构描述。
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48. 目前常用的硬件描述语言为：Verilog HDL 和 VHDL。（ √ ） 49. Verilog HDL 数据类型是用来表示数字电路中的物理连线、数据存储和传输
单元等物理量的。（ √ ） 50. 混合仿真器就是能同时支持 Verilog 和 VHDL 的仿真器。（ √ ） 51. Verilog 程序的基本设计单元是“模块”（ module）。（ √ ） 52. 布局布线为将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产
种。（ √ ） 13. PLD 是 Programmable Logic Device,可编程逻辑器件的缩写。（ √ ） 14. Verilog 语言即适合可综合的电路设计，也可胜任电路与系统的仿真。（ √ ） 15. Verilog HDL 支持循环语句。（ √ ） 16. 硬件综合器和软件程序编译器没有本质区别。（ × ） 17. 集成度是 PLD 器件的一项重要指标。（ √ ） 18. PLD 器件的设计往往采用层次化的设计方法，分模块，分层次地进行设计描
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25. CPLD 是 Complex Programmable Logic Device,复杂可编程逻辑器件的缩写。 （√ ）
26. PLD 是一种全定制器件。（ × ） 27. 综合指的是将较高级抽象层次的设计描述自动转化为较低层次描述的过程。
（√ ） 28. Verilog HDL 和 VHDL 目前还都不是 IEEE 标准。（ × ） 29. 把适配后生成的编程文件装入到 PLD 器件中的过程称为下载。（ √ ） 30. Verilog HDL 中 assign 为持续赋值语句。（ √ ） 31. Verilog HDL 语法要素与软件编程语言（如 C 语言）是完全相同的。（ × ） 32. 数字设计流程中采用原理图方式适合描述电路的连接关系和接口关系。
述。（ √ ） 19. Verilog HDL 中实数型和字符串型常量是可以综合的。（ × ） 20. Quartus II 是 Xilinx 的 FPGA/CPLD 的集成开发工具。（ × ） 21. Verilog HDL 中的变量一般分为两种数据类型：net 型和 variable 型。（ √ ） 22. 数据流描述方式多用于组合逻辑电路。（ √ ） 23. CPLD 和 FPGA 都属于高密度可编程逻辑器件。（ √ ） 24. 有限状态机非常适合于数字系统的控制模块。（ √ ）
（× ） 42. CAD 是 Computer Aided Design（计算机辅助设计）的缩写。（ √ ） 43. IP 核中的软核与生产工艺无关，不涉及物理实现，为后续设计留有很大空间。
（√ ） 44. 状态机可以分为：米里型和摩尔型两类。（ √ ） 45. IP 是 Intellectual Property 的缩写。（ √ ） 46. IP 核和 TCP/IP 中的两个 IP 是同一个概念。（ × ） 47. PLA 是 Programmable Logic Array,可编程逻辑阵列的缩写。（ √ ）
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教师组卷、学生备考用
1. 元件例化语句位置关联时位置必须一一对应。（ √ ） 2. 布尔类型只能进行关系运算，不能进行算术运算。（ √ ） 3. 时间类型可以用于逻辑综合。 （ × ） 4. Verilog 语言运算符没有优先级。（ × ） 5. 使用算术运算时，应严格遵循赋值语句两边数据的位长一致。（ × ） 6. 无论是什么样的运算表达式都能进行逻辑综合。（ × ） 7. 参数的设置是为了使设计中的常数更容易阅读和修改。（ √ ） 8. 采用原理图方式的数字设计的可重用性、可移植要差一些。（ √ ） 9. 仿真也称模拟，是对所设计电路的功能的验证。（ √ ） 10. Verilog HDL 不支持逻辑运算符。（ × ） 11. 时序仿真也叫后仿真。（ √ ） 12. 数字设计流程中的设计输入的表达方式一般有原理图方式和 HDL 文本方式两
（√ ） 33. 对设计而言，采用的描述级别越高，设计越容易。（ √ ） 34. PLD 器件内部主要由各种逻辑功能部件和可编程开关构成。（ √ ） 35. 如果只需要在上电和系统错误时进行复位操作，采用异步复位方式比同步复
位方式好。（ × ） 36. EDA 是 Electronic Design Automation,电子设计自动化的缩写。（ √ ） 37. SOC 是 System On Chip（芯片系统）的缩写。（ √ ） 38. Verilog HDL 支持条件运算符。（ √ ） 39. 不考虑信号时延等因素的仿真称为功能仿真。（ √ ） 40. HDL 是一种用文本形式来描述和设计电路的语言。（ √ ） 41. Altera 的 FPGA 器件主要由两类配置方式：主动配置方式和被动配置方式。
（√ ） 56. 目前பைடு நூலகம்数字系统的设计中，主要采用 Bottom-UP 设计为主。（ × ）
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