Altera 温度感应器 IP 内核用户指南说明书

Altera温度感应器IP内核用户指南
Altera温度传感器宏功能IP配置温度感应二极管 (TSD)模块，以便使用FPGA中的温度测量功
能。

注意:从Quartus II软件版本14.0开始，该IP内核的名称已经从ALTTEMP_SENSE更改到Altera 温度感应器IP内核。

Altera温度感应器功能
下表列出了Altera温度感应器IP内核功能：
表1: Altera温度传感应器功能
注意:Altera温度感应器IP内核没有仿真模型文件，不能进行仿真。

Altera温度感应器功能说明
Arria 10器件的温度感应操作
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图1: Arria 10器件的Altera 温度感应器IP
内核顶层结构图
下表列出了Arria 10器件的Altera 温度感应器IP 内核的功能：
•对于Arria 10器件，Altera Temperature Sensor IP 支持从你的工程中的IP 目录直接例化温度传感器模块。

•Arria 10温度感应器模块运行在1 MHz ，其中时钟信号来自内部振荡器。

在模块内, 10-bit ADC 电路实现将读取的数据数字化的功能。

•corectl 信号被用作使能信号。

当置位corectl 信号时，ADC 开始转换并且10-bit 数据在1024个时钟周期后可用于tempout 。

eoc 信号变高一个时钟周期表示转换的结束。

您可以在eoc 的下降沿上锁存tempout 的数据 。

•你可以通过置位reset 信号随时复位温度感应器。

Arria V 、Arria V GZ 和Stratix V 器件的温度感应操作
图2: Altera 温度感应器结构图
该图显示了Altera 温度感应器IP 内核的顶层端口和基本构建模块。

ce
tsdcalo[7:0]
tsdcaldone
clk
2
Arria V 、Arria V GZ 和Stratix V 器件的温度感应操作
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Altera 公司反馈
Altera 温度感应器IP 内核运行在clk 信号的频率。

clk 信号可以运行在80MHz 及其以下的频率。

时钟分频器对clk 信号分频为1 MHz 或更低以便驱动ADC 。

您可以使用Altera 温度感应器IP 内核参数编辑器设置时钟分频器的值。

ce
信号连接到时钟分频器模块的输出使能(oe )端口。

置位 ce 信号以使能Altera 温度感应器IP 内核。

当您置低 ce 信号时，IP 内核禁用ADC ，并且保持 tsdcalo[7..0]和 tsdcaldone 信号之前的值(除非您 置位 clr 信号或复位器件)。

clr 信号为异步的，并且您必须置位 clr 信号至少为一个时钟周期的 adcclk 信号以便对输出端口清零。

使能ADC 使您能够对器件温度测量仅测量一次。

要执行另一次温度测量，置位clr 信号，或复位器件。

clr 信号是异步的，并且您必须置位 clr 信号为至少一个时钟周期的ADC clk 信号以便对输出端口清零。

注意:如果您选择不创建ce 端口时，IP 内核连接ce 端口到VCC 。

在这种情况下，ADC 电路总
是被使能。

Altera 建议当不使用ADC 时，通过置低 ce 信号来禁用ADC ，以降低功耗。

器件上电或当您置位异步clr 信号时，Altera 温度感应器IP 内核设置 tsdcaldone 端口为 0并且设置 tsdcalo[7:0]信号为 11010101 或 0xD5。

adcclk 信号的10个时钟周期后，Altera 温度感应器IP 内核置位 tsdcaldone 信号以表示 温度感应操作完成并且tsdcalo[7:0]信号的值有效。

tsdcalo[7:0]信号的值对应于第3–4页的表3–2显示的器件温度范围。

要开始另一个温度感应操作，置位clr 信号至少一个时钟周期的adcclk 信号或复位器件。

注意:如果您选择不创建clr 端口，那么Altera 温度感应器IP 内核连接clr 端口到GND 。

在这
种情况下，您必须复位器件以清除输出信号或启动温度感应操作。

如果您打算运行温度感应操作不止一次，那么 Altera 建议您生成clr 端口。

如果产生的PLL 输出时钟被用于驱动Altera 温度感应器IP 内核，那么可能会出现一个最小脉冲违规。

当使用Altera 温度感应器IP 内核时，那么您必须确保应用的时钟必须小于或等于1.0MHz 。

如果您使用较高频率的时钟，那么Altera 温度感应器IP 内核允许您使用40或80时钟分频器来降低时钟频率为小于或等于1.0MHz 。

生成Altera 温度感应器IP
要生成Altera 温度感应器IP 内核，请遵循以下步骤：1.打开alttemp_sense_ex1.zip file and extract alttemp_sense_ex1.qar 。

2.在Quartus II 软件，打开alttemp_sense_ex1.qar 文件并在工作目录中恢复压缩文件。

3.在IP 目录窗口中，搜索并点击Altera Temperature Sensor 。

4.在New IP Instance 对话框中，输入tsd_s4作为您的顶层文件名。

5.在Device 系列域中，选择的Stratix IV 。

6.然后，从Device Family 下拉列表中选择FPGA 器件系列。

点击OK 。

7.
在Parameter Editor 中，进行以下参数设置。

表2: Altera 温度感应器IP 内核的配置设置
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生成Altera 温度感应器
IP
3
Altera 公司
反馈
tsd_s4 编译Altera 温度感应器IP
在Quartus II 软件中编译Altera 温度感应器IP 内核，请遵循以下步骤进行操作：
1.在Quartus II Block Editor 中，打开顶层文件 alttemp_sense_ex1.bdf 。

该文件包含输入和输出约束以及tsd_s4模块的占位符。

2.要插入tsd_s4模块，在Block Editor 窗口上双击。

Symbol 窗口出现。

3.在Name 下，浏览到tsd_s
4.bsf 文件。

4.点击OK 。

5.将tsd_s4模块布局到INSERT TSD_S4 BLOCK HERE 占位符，以便模块与输入和输出端口对齐。

图3: 完成设计文件
该图显示了完整的设计文件。

INPUT VCC clr INPUT VCC clk INPUT VCC
ce
clr clk ce tsd_s4
inst1
OUTPUT tsdcalo[7..0]OUTPUT
tsdcaldone
tsdcalo[7..0]tsdcaldone
6.在Processing 菜单上，点击Start Compilation 。

7.当Full compilation was successful 对话框出现时，点击OK 。

使用Clear Box 生成器
您可以使用clear box 生成器，一个命令行可执行文件，以配置在Altera 温度感应器IP 内核参数编辑器中的参数。

clear box 生成器创建或修改可以在设计文件中例化的自定义IP 内核实例。

clear box 生成器以Verilog HDL 或VHDL 格式生成IP 内核实例文件。

注意:Arria 10 Altera 温度传感应器IP 内核不支持clear box 生成格式。

要使用clear box 生成器生成Altera 温度感应器IP
内核，请执行下列步骤：1.在您的工作目录下创建一个包含clear box 端口和参数设置的文本文件
(.txt )。

例如，
c:\altera \10.0\quartus \work \sample_param_test.txt 。

4
编译Altera 温度感应器IP
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Altera 公司
反馈
该图显示了生成Altera 温度感应器IP 内核的样本文本文件。

图4: Clear Box
生成器的样本文本文件
注意:请确保使用双引号附上字符串类型值。

2.访问您的操作系统的命令符，然后通过输入以下命令将当前目录更改为工作目录：
cd c:\altera \10.0\quartus \work \
clear box 可执行文件名称是clearbox.exe 。

注意:当您安装了Quartus II 软件，％QUARTUS_ROOTDIR ％\ bin 就会被添加到系统的环境变
量中。

因此，您可以从任何目录运行clear box 命令。

3.要查看该 IP 内核的可用的端口和参数，请在您的操作系统的命令符中输入以下命令：
clearbox alttemp_sense -h
4.要生成基于文本文件中的端口和参数设置的Altera 温度感应器IP 内核实例文件，请输入以下命令：
clearbox alttemp_sense -f *.txt
例如, clearbox alttemp_sense -f sample_param_test.txt
5.clear box 生成器生成IP 内核实例文件后，您可以在 Quartus II 中例化HDL 文件或结构图文件中的IP 内核模块。

6.要查看Altera 温度感应器IP 内核使用的所估计的硬件资源，请输入以下命令：
clearbox alttemp_sense -f sample_param_test.txt -resc_count
注意:该命令不生成HDL 文件。

Altera 温度感应器器件支持
Altera 温度感应器IP 内核支持以下器件系列：
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Altera 温度感应器器件支持
5
Altera
公司
反馈
•Stratix ®
V •Stratix IV •Arria 10
•Arria ®
V •
Arria V GZ
Altera 温度感应器参数
这些参数适用于除Arria 10器件以外的所有支持的器件。

对于Arria 10器件没有可用的参数。

您可以使用IP 目录和参数编辑器，或使用命令行接口(CLI)来参数化Altera 温度感应器IP 内核。

使用参数编辑器来快速指定GUI 中的参数。

专家用户可以使用clear box 生成器命令通过命令行接口选择例化和参数化IP 内核。

这种方法要求您具有命令行脚本知识。

该表列出了Altera 温度感应器IP 内核的参数编辑器和 CLI 参数设置。

表3: Altera 温度感应器IP 内核参数设置
6
Altera 温度感应器参数
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Altera 公司反馈
Altera 温度感应器信号
下表列出了Altera 温度感应器
IP 内核信号。

表4: Arria 10器件的Altera 温度感应器IP 内核信号
表5: 支持的器件的Altera 温度感应器IP 内核信号
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Altera 温度感应器信号
7
Altera 公司
反馈
表6: tsdcalo [7..0]值到Arria V
、Arria V GZ 、Stratix IV 和 Stratix V 器件温度的映射
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Altera 温度感应器信号
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Altera 公司反馈
Altera 温度感应器原型和组件声明
Verilog HDL 原型
Verilog HDL 原型位于 <Quartus II installation directory>\eda\synthesis\ altera_mf.v 。

VHDL 组件声明
VHDL 组件声明位于<Quartus II installation directory>\libraries\vhdl\altera_mf\directoryaltera_mf_components.vhd 。

文档修订历史
该表列出了文档的修订内容。

表7: 文档修订历史
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Altera 温度感应器原型和组件声明
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Altera 公司
反馈
10
文档修订历史
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Altera 公司反馈。