数字密码锁设计

唐山学院EDA技术课程设计题目数字密码锁设计系(部) 信息工程系班级姓名学号指导教师姚明林2012 年7 月9 日至7 月13 日共 1 周2012年7 月13日课程设计成绩评定表EDA技术课程设计任务书目录一前言 (1)二设计原理 (2)2.1设计要求 (2)2.2设计方案 (3)三仿真分析 (4)3.1 整体波形仿真 (4)3.2 模块波形仿真 (4)3.2.1 寄存器模块波形仿真 (4)3.2.2控制器模块波形仿真 (5)3.2.3 比较器模块波形仿真 (5)3.3 系统整体封装图 (6)四设计总结 (7)五参考文献 (8)附录 (9)一前言随着社会的发展和人们生活水平的提高，人们的安全意识的加强，安全防盗已成为社会问题。

自古以来锁在人们的生活中扮演着重要的角色，人们对其要求也较高，希望锁既要安全可靠地防盗，又要使用方便。

目前使用广泛的弹子锁由于要携带钥匙，经常更换锁芯等缺点，已经渐渐变得难以满足当前社会对于安全防盗的要求。

而数字密码锁由于其高安全性、低成本、易操作、密码可更换等优点受到越来越多人的欢迎。

在很多安全性要求高的地方已经有了数字密码锁的应用，如：数字保险柜、银行自动柜员机、门卡系统、自动售货机等。

随着现代电子技术的迅速发展,ASIC 技术的日趋进步和完善，数字系统的硬件设计正朝着速度快、体积小、容量大、重量轻的方向发展。

一个复杂的数字系统大概需要百万个以上的逻辑门或传输晶体管器件，如信号处理器，ALU 等，如果人工的话需要非常长的时间，这样效率就明显会下降。

目前大部分密码锁采用单片机进行设计，电路比较复杂，性能不够灵活。

而硬件描述语言VHDL的出现，则为设计者提供了一种用形式化方法来描述数字系统硬件电路的方法。

VHDL 具有强大的系统描述能力、规范的程序设计结构、灵活的语句表达风格和多层次的仿真测试手段。

根据系统的行为和功能要求，可以自上而下的完成相应的描述、综合、优化、仿真与验证，直至生成器件系统。

VHDL 使得设计者可以进行更大、更复杂的数字系统的设计。

本文采用先进的EDA技术，利用QUARTUS Ⅱ工作平台和VHDL语言，设计了一种新型的密码锁。

该密码锁具有密码预置和误码报警等功能，保密性好，远远大于以往的密码锁，使随机破译成功率几乎为零，编码可变，避免因人员的更替而使锁的保密级别下降且有利于用户编制易于记忆的密码，因而该数字密码锁具有体积小、功耗低、价格便宜、安全可靠，维护和升级都十分方便等优势。

数字密码锁是在实际应用中使用极其广泛的一种数字电路，它的主要功能是用来对某些物品进行加密保护，目的是避免无权人员进行越权操作。

随着人们生活水平的提高，密码锁作为家庭防盗卫士的作用日趋重要，它与普通机械锁相比有一些独特的优势，如：保密性强，防盗性能好，可以不用钥匙，只要记住密码即可开锁。

所以，具有防盗报警功能的数字密码锁代替安全性较差的机械锁已经成为必然趋势。

二设计原理2.1设计要求本系统是基于EDA作为开发工具，VHDL语言为硬件描述语言，QUARTUS II作为程序运行平台，所开发的程序通过调试运行、波形仿真验证，初步实现了设计目标。

本系统具体采用元件例化的方法将各个工作模块连接在一起，实现系统完整的功能。

数字密码锁的系统结构框图如图1所示。

密码锁密码由3位十进制数字组成，初始密为“000”，密码由用户随意设置，当密码输入正确时开锁，密码输入错误时报警。

控制器是整个系统的功能核心，接受按键和其它模块传来的信息。

然后，根据系统的功能将不同的控制信号送到各个模块；比较器用来比较输入数据和寄存器的数据是否相等，结果送给控制器；寄存器在密码数据校验时，输出密码以供比较，在修改密码时，保存新的密码信息；钥匙信号控制锁的开和关；报警信号可接到LED或其它防盗设备上。

按“安锁”键，将锁闭合，开锁时，先按“输入密码”键，输入密码，再按“确认”键。

若输入密码有误，则报警，只有在开锁状态下才可设置新密码，应该先按“修改密码”键，输入新密码，然后按“确认”键。

图１数字密码锁结构框图2.2设计方案根据“自顶而上”的设计方法，将系统顶层实体划分为若干模块，本实验大体可分为三个模块，分别为：顶层实体控制器模块，寄存器模块，比较器模块。

控制器是整个系统的功能核心，接受按键和其他模块传来的信号，再根据系统功能产生相应的控制信号送到相关的模块，输出钥匙信号和报警信号。

键盘输入密码给比较器和寄存器。

并提供密码脉冲信号给控制器；比较器用来比较编码器输出和寄存器输出数据是否相等，输出送给控制器；寄存器在校验密码时，输出密码以供比较，在修改密码时，保存新密码。

钥匙信号控制锁打开、关闭，报警信号可以接LED及其他安防设备。

作为电子密码锁的输入电路，可选用的方案有拨码与按键来控制输入和触摸式键盘输入等多种。

拨码与按键和触摸式4*4键盘相比简单方便而且成本低，构成的电路简单，本设计中采用拨码与按键来作为该设计的输入设备。

三仿真分析3.1 整体波形仿真在数字密码锁代码编写完成后，用QUARTUS II对其进行编译并仿真，整个系统的仿真波形如图2所示。

可以看到，系统的初始密码为“000”，按“输入密码”键(start)后,“钥匙信号”(key)变为高电平，再按“确认”键(enter)，此时系统为开锁状态；在此状态下，按“修改密码”键(ps_ch)，输入新密码“111”，再按“确认”键(entet)；按“安锁”键(lock)，锁闭合(key变为低电平)；再按“输入密码”键(start)，此时输入密码“000”，然后按“确认”键(enter)，系统报警(warn)，因为新密码已变为“111”；再次按“输入密码”键(start)，此时输入密码“111”，“钥匙信号”(key)变为高电平，报警信号(warn)变为低电平，然后按“确认”键(enter)。

图2 数字密码锁整体仿真波形3.2 模块波形仿真3.2.1 寄存器模块波形仿真图3是寄存器模块的仿真波形。

m的初始值为000。

当en=1时，寄存器将data_in 的数据赋给m，当en=0时，寄存器将m的数据赋给data_out。

图3 寄存器模块波形仿真3.2.2控制器模块波形仿真图4是控制器模块的仿真波形。

按“输入密码”键(statr)，再使“确认”键(entet)、“比较信号”键分别为高电平有效，“钥匙信号”(key)变为高电平，系统处于开锁状态；在此状态下，按“修改密码”键(ps_ch)，计数器时钟信号(cnt_clk)有效计数，按“安锁”键(lock)，锁闭合，钥匙信号(key变为低电平)；使“确认”键(entet)为高电平、“比较信号”键为低电平，这时再按“输入密码”键(start)，钥匙信号(key变为低电平)，系统报警(warn)。

图4 控制器模块波形仿真3.2.3 比较器模块波形仿真图5是比较器模块的仿真波形。

在数字密码锁中，比较器模块的功能是将输入数据与寄存器数据进行比较，结果送入控制器模块。

比较器的具体工作原理是：当a和b相等时，c输出为1，不相等时为0。

图5 比较器模块波形仿真3.3 系统整体封装图如图6所示，为顶层文件整体封装图。

图中有六个输入端口，两个输出端口。

图6 整体封装图四设计总结这次EDA课程设计历时一个星期，在整整一个星期的日子里，可以说是苦多于甜，但是可以学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。

通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。

特别是当每一个子模块编写调试成功时，心里特别的开心。

但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。

在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:在设定开锁信号后，但是钥匙信号有时候有，有时候没有，这让我非常的郁闷。

后来，在数十次的调试之后，才发现是因为定义的中间信号对于器件来说有延迟时，以至于总是不能成功，后来把中间信号改成变量，于是得到了正确的仿真结果。

另外系统时钟的设置也存在一点小问题，经过调试后，困难被克服。

最后，得以观察到完整正确的仿真结果。

本次课设中，在连接各个模块的时候一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出现错误提示，在器件的选择上也有一定的技巧，只有选择了合适当前电路所适合的器件，编译才能得到完满成功。

通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。

在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。

五参考文献[1] 阎石主编.《数字电子技术基础》(第五版).高等教等育出版社.,2007[2] 李国丽朱维勇何剑春.《EDA与数字系统设计》（第2版）.机械工业出版社.,2002[3] 宋武烈《EDA技术实用教程》. 湖北科学技术出版社 ,2006[4]谭会生《 EDA技术综合应用实例与分析》.西安电子科技出版社 ,2003[5] 潘松,黄继业.《EDA技术实用教程》.科学出版社,2010附录源代码：-------------------控制模块-----------------------library ieee;use ieee.std_logic_1164.all;entity control isport(clk,lock,start,ps_ch,enter,yes:in std_logic;warn,key,wr,en:out std_logic);end; architecture bhv of control istype state is(inlock,input,right1,wrong,unlock,change,alarm);signal ps,ns:state;beginprocess(clk)beginif clk'event and clk='1'thenps<=ns;end if;end process;process(ps,lock,start,ps_ch,enter,yes)begincase ps iswhen inlock=>key<='0';en<='0';warn<='0';wr<='0';if(start='1')then ns<=input;else ns<=inlock;end if;when input=>en<='1';wr<='0';key<='0';warn<='0';if(enter='0')then ns<=input;elsif(yes='1')then ns<=right1;else ns<=wrong;end if;when right1=>en<='0';wr<='0';key<='0';warn<='0';ns<=unlock;when wrong =>en<='0';wr<='0';key<='0';warn<='0';ns<=alarm;when unlock =>key<='1';warn<='0';en<='1';wr<='0';if lock='1'then ns<=inlock;elsif ps_ch='1'then ns<=change;else ns<=unlock;end if;when alarm =>warn<='1';key<='0';en<='0';wr<='0';if enter='0'then ns<=inlock;else ns<=alarm;end if;when change =>en<='1';wr<='1';warn<='0';key<='1';if enter='1'then ns<=unlock;else ns<=change;end if;end case;end process;end;-----------------寄存器模块--------------------library ieee;use ieee.std_logic_1164.all;entity reg isport(clk,wr,en:in std_logic;data_in:in std_logic_vector(11 downto 0);data_out:out std_logic_vector(11 downto 0));end;architecture bhv of reg isbeginprocess(clk)variable m:std_logic_vector(11 downto 0);beginif clk'event and clk='1' thenif en='1'and wr='1'then m:=data_in;end if;if m(3 downto 0)<="1001"and m(7 downto 4)<="1001"and m(11 downto 8)<="1001" thenif wr='0'and en='1' then data_out<=m;end if;end if;end if;end process;end;--------------比较器模块-----------------------library ieee;use ieee.std_logic_1164.all;entity cmp isport(a,b:in std_logic_vector(11 downto 0);c:out std_logic);end;architecture bhv of cmp isbeginc<='1'when a=b else'0';end;------------------顶层文件---------------------library ieee;use ieee.std_logic_1164.all;entity top isport(clk,lock,start,ps_ch,enter:in std_logic;key_in:in std_logic_vector(11 downto 0);warn,key:out std_logic);end;architecture bhv of top iscomponent control isport(clk,lock,start,ps_ch,enter,yes:in std_logic;warn,key,wr,en:out std_logic);end component;component reg isport(clk,wr,en:in std_logic;data_in:in std_logic_vector(11 downto 0);data_out:out std_logic_vector(11 downto 0));end component;component cmp isport(a,b:in std_logic_vector(11 downto 0);c:out std_logic);end component;signal d,e,g:std_logic;signal f:std_logic_vector(11 downto 0);beginu1:control port map (clk=>clk,lock=>lock,start=>start,ps_ch=>ps_ch,enter=>enter,yes=>g,key=>key,warn=>warn,wr=>d,en=>e);u2:reg port map(clk=>clk,wr=>d,en=>e,data_in=>key_in,data_out=>f); u3:cmp port map(a=>key_in,b=>f,c=>g);end;。