CMOS工艺流程与MOS电路版图举例
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451480CMOS工艺流程与MOS电路版图举例5
图例：
实线：扩散区， 虚线：铝， 阴影线：多晶硅、 黑方块：引线孔
Q
Q
MR,P
N阱
MR,N
6) CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏 源p+区离远一些，使pnp，抑制Latch-up，尤其是输 出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧 化层
3. 多晶硅——做硅栅和多晶硅连线。封闭图形处， 保留多晶硅
4. 有源区注入——P+、N+区（select)。做源漏及阱 或衬底连接区的注入
5. 接触孔——多晶硅，注入区和金属线1接触端子。 6. 金属线1——做金属连线，封闭图形处保留铝 7. 通孔——两层金属连线之间连接的端子 8. 金属线2——做金属连线，封闭图形处保留铝
须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。
2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。
3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注入 区交集处即形成P+有源区， P+注入区比所交有源 区要大些。
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
CMOS工艺流程版图剖面
N-well, Active Region, Gate Oxide
Metal
Polysilicon
Metal
n-well
Top View VSS S
n+
ቤተ መጻሕፍቲ ባይዱ
Metal
p+
nMOSFET GD
pMOSFET DG
VDD S
Cross Section
78
Poly-silicon Layer
Top View
59
去除氮化硅和表面二氧化硅层。露出N型 阱区 域。(上述中曝光技术光罩与基片的距离 分为接触式、接近式和投影式曝光三种，常用 投影式又分为等比和微缩式。曝光会有清晰度 和分辩率，所以考虑到所用光线及波长、基片 表面平坦度、套刻精度、膨胀系数等)。
60
离子植入磷离子(+5)，所以出现多 余电子，呈现负电荷状态。电荷移动速 度高于P型约0.25倍。以缓冲氢氟酸液去 除二氧化硅层。
14
P+离子注入
P+
掩膜版
光刻4，刻P+离子注入掩膜版
N阱
15
N+离子注入
N+ 光刻5，刻N+离子注入掩膜版
N阱
16
生长磷硅玻璃PSG
PSG
N阱
17
光刻接触孔
光刻6，刻接触孔掩膜版
N+
P+
N阱
18
刻铝
光刻7，刻Al掩膜版 Al
N阱
19
刻铝
VSS
Vo
VDD
N阱
20
钝化层 N阱
光刻8，刻压焊孔掩膜版
CMOS工艺流程与MOS电路版图举例
CMOS工艺流程版图剖面
70
71
2. 典型P阱CMOS工艺的剖面图
硅栅
薄氧化层
漏
金属
源
低氧
场氧化层 （FOX）
n-衬底
p-阱
72
CMOS process
p+
p+
p-
73
Process (Inverter)p-sub
In
GND
VDD
SGD
DGS
图例
低氧
场氧
Legend of each layer
N-well
p+
P-diffusion
52
合金 形成钝化层
– 在低温条件下(小于300℃)淀积氮化硅 – 光刻11，钝化版 – 刻蚀氮化硅，形成钝化图形
测试、封装，完成集成电路的制造工艺
CMOS集成电路采用(100)晶向的硅材料
53
4) 图解双阱硅栅 CMOS制作流程
54
首先进行表面清洗，去除wafer 表面的保护层和 杂质，三氧化二铝 必须以高速粒子撞击，并 用化学溶 液进行清洗。
64
以类似的方法，形成PMOS，植入硼 (+3)离子。 (后序中的PSG或BPSG能很好 的稳定能动钠离子，以保证MOS电压稳定)。
65
后序中的二氧化硅层皆是化学反应沉 积而成，其中加入PH3形成PSG (phosphosilicate-glass)，加入B2H6形成BPSG (borophospho-silicate-glass)以平坦表面。所谓 PECVD (plasma enhanced CVD) 在普通 CVD反应空间导入电浆(等离子)，使气体活 化以降低反应温度)。
形成N阱
– 初始氧化，形成缓冲层，淀积氮化硅层
71
2. 典型P阱CMOS工艺的剖面图
硅栅
薄氧化层
漏
金属
源
低氧
场氧化层 （FOX）
n-衬底
p-阱
72
CMOS process
p+
p+
p-
73
Process (Inverter)p-sub
In
GND
VDD
SGD
DGS
图例
低氧
场氧
Legend of each layer
N-well
p+
P-diffusion
52
合金 形成钝化层
– 在低温条件下(小于300℃)淀积氮化硅 – 光刻11，钝化版 – 刻蚀氮化硅，形成钝化图形
测试、封装，完成集成电路的制造工艺
CMOS集成电路采用(100)晶向的硅材料
53
4) 图解双阱硅栅 CMOS制作流程
54
首先进行表面清洗，去除wafer 表面的保护层和 杂质，三氧化二铝 必须以高速粒子撞击，并 用化学溶 液进行清洗。
64
以类似的方法，形成PMOS，植入硼 (+3)离子。 (后序中的PSG或BPSG能很好 的稳定能动钠离子，以保证MOS电压稳定)。
65
后序中的二氧化硅层皆是化学反应沉 积而成，其中加入PH3形成PSG (phosphosilicate-glass)，加入B2H6形成BPSG (borophospho-silicate-glass)以平坦表面。所谓 PECVD (plasma enhanced CVD) 在普通 CVD反应空间导入电浆(等离子)，使气体活 化以降低反应温度)。
形成N阱
– 初始氧化，形成缓冲层，淀积氮化硅层
CMOS工艺流程与MOS电路版图举例
•掩膜版
Байду номын сангаас曝光
•光刻胶 •光刻1，刻N阱掩膜版
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CMOS工艺流程与MOS电路版图举 例
氧化层的刻蚀
•光刻1，刻N阱掩膜版
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CMOS工艺流程与MOS电路版图举 例
N阱注入
•光刻1，刻N阱掩膜版
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CMOS工艺流程与MOS电路版图举 例
形成N阱
•P-SUB
•N阱
•Si3N4
•N阱
•P-Si SUB
•缓冲用SiO2
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CMOS工艺流程与MOS电路版图举 例
光刻2，刻有源区，场区硼离子注入
•有源区
•有源区 •N阱
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CMOS工艺流程与MOS电路版图举 例
场氧1
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•N阱
CMOS工艺流程与MOS电路版图举 例
光刻3
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•N阱
CMOS工艺流程与MOS电路版图举 例
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场氧2
•N阱
CMOS工艺流程与MOS电路版图举 例
栅氧化，开启电压调整
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•栅氧化层 •N阱
CMOS工艺流程与MOS电路版图举 例
多晶硅淀积
•栅氧化层
•多晶硅 •N阱
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CMOS工艺流程与MOS电路版图举 例
光刻4，刻NMOS管硅栅， 磷离子注入形成NMOS管
N+离子注入
•N+ •光刻5，刻N+离子注入掩膜版
•N阱
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CMOS工艺流程与MOS电路版图举 例
生长磷硅玻璃PSG
CMOS工艺流程与MOS电路版图举例
PN-Si
编辑课件ppt
3
• 7、光Ⅳ---p管场区光刻（用光I的负版）， p管场区注入， 调节PMOS管的开启电压， 然后生长多晶硅。
B+
PN-Si
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4
• 8、光Ⅴ---多晶硅光刻，形成多晶硅栅及 多晶硅电阻
多晶 硅 P-
N-Si
编辑课件ppt
5
• 9、光ⅤI---P+区光刻，刻去P管上的胶。 P+区注入，形成PMOS管的源、漏区及 P+保护环（图中没画出P+保护环）。
编辑课件ppt
14
2、单元配置恰当
（1）芯片面积降低10%，管芯成品率/圆 片 可提高1520%。
（2）多用并联形式，如或非门，少用串 联形式，如与非门。
（3）大跨导管采用梳状或马蹄形，小跨 导管采用条状图形，使图形排列尽可能规 整。
编辑课件ppt
15
3、布线合理
•布线面积往往为其电路元器件总面积的几倍，在多层 布线中尤为突出。
• 尽量使VDD、VSS接触孔的长边相互平行。
• 接VDD的孔尽可能离阱近一些。
• 接VSS的孔尽可能安排在阱的所有边上（P阱）。
编辑课件ppt
17
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4）
因为，金属对光得反射能力强，使得光刻
时难以精确分辨金属边缘。应适当留以裕量。
编辑课件ppt
18
5、双层金属布线时的优化方案
（1）全局电源线、地线和时钟线用第二 层金属线。
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3
• 7、光Ⅳ---p管场区光刻（用光I的负版）， p管场区注入， 调节PMOS管的开启电压， 然后生长多晶硅。
B+
PN-Si
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4
• 8、光Ⅴ---多晶硅光刻，形成多晶硅栅及 多晶硅电阻
多晶 硅 P-
N-Si
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5
• 9、光ⅤI---P+区光刻，刻去P管上的胶。 P+区注入，形成PMOS管的源、漏区及 P+保护环（图中没画出P+保护环）。
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14
2、单元配置恰当
（1）芯片面积降低10%，管芯成品率/圆 片 可提高1520%。
（2）多用并联形式，如或非门，少用串 联形式，如与非门。
（3）大跨导管采用梳状或马蹄形，小跨 导管采用条状图形，使图形排列尽可能规 整。
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15
3、布线合理
•布线面积往往为其电路元器件总面积的几倍，在多层 布线中尤为突出。
• 尽量使VDD、VSS接触孔的长边相互平行。
• 接VDD的孔尽可能离阱近一些。
• 接VSS的孔尽可能安排在阱的所有边上（P阱）。
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17
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4）
因为，金属对光得反射能力强，使得光刻
时难以精确分辨金属边缘。应适当留以裕量。
编辑课件ppt
18
5、双层金属布线时的优化方案
（1）全局电源线、地线和时钟线用第二 层金属线。
MOS电路版图及工艺 -1-光刻工艺
N阱
36
蒸铝、光刻7，刻铝、 光刻8，刻钝化孔 （图中展示的是刻铝后的图形）
Vin VSS NMOS管硅栅 Vo 硼注入 P-SUB N阱 磷硅玻璃 PMOS管硅栅
VDD
磷注入
37
光刻2，刻有源区掩膜版
N阱
9
去除氮化硅
光刻3，刻多晶硅掩膜版
FOX N阱
10
重新生长二氧化硅（栅氧）
场氧
光刻3，刻多晶硅掩膜版
栅氧 N阱
11
生长多晶硅
多晶硅
光刻3，刻多晶硅掩膜版
N阱
12
刻蚀多晶硅
掩膜版
光刻3，刻多晶硅掩膜版
N阱
13
刻蚀多晶硅
多晶硅
光刻3，刻多晶硅掩膜版
N阱
14
P+离子注入
P+ 光刻4，刻P+离子注入掩膜版
掩膜版
N阱
15
N+离子注入
N+ 光刻5，刻N+离子注入掩膜版
N阱
16
生长磷硅玻璃PSG
PSG
N阱
17
光刻接触孔
光刻6，刻接触孔掩膜版
N阱
N+
P+
18
刻铝
Al 光刻7，刻Al掩膜版
N阱
19
刻铝
Vo VDD
VSS
N阱
20
钝化层
光刻8，刻压焊孔掩膜版
N阱
21
2) 工艺录像
CMOS工艺流程与MOS电路版图举例
1. CMOS工艺流程 1) 简化N阱CMOS工艺演示flash 2) 工艺：N阱硅栅CMOS工艺流程 3) 双阱CMOS集成电路的工艺设计 4) 图解双阱硅栅CMOS制作流程 2. 典型N阱CMOS工艺的剖面图 3. Simplified CMOS Process Flow 4. MOS电路版图举例
MOS电路版图举例
掩膜版 氮化硅
光刻2，刻有源区掩膜版
N阱
9
去除氮化硅
光刻3，刻多晶硅掩膜版
FOX N阱
10
重新生长二氧化硅（栅氧）
场氧
光刻3，刻多晶硅掩膜版
栅氧
N阱
11
生长多晶硅
多晶硅 N阱
光刻3，刻多晶硅掩膜版
12
刻蚀多晶硅
掩膜版
光刻3，刻多晶硅掩膜版
N阱
13
刻蚀多晶硅
多晶硅 N阱
光刻3，刻多晶硅掩膜版
CMOS工艺流程与MOS电路版图举例
1. CMOS工艺流程 1) 简化N阱CMOS工艺演示flash 2) 清华工艺录像：N阱硅栅CMOS工艺流程 3) 双阱CMOS集成电路的工艺设计 4) 图解双阱硅栅CMOS制作流程 2. 典型N阱CMOS工艺的剖面图 3. Simplified CMOS Process Flow 4. MOS电路版图举例
1
1) 简化N阱CMOS 工艺演示
2
氧化层生长
氧化层 P-SUB
光刻1，刻N阱掩膜版
3
掩膜版
曝光
光刻胶 光刻1，刻N阱掩膜版
4
氧化层的刻蚀
光刻1，刻N阱掩膜版
5
N阱注入
光刻1，刻N阱掩膜版
6
形成N阱
N阱 P-SUB
7
氮化硅的刻蚀
二氧化硅
掩膜版
N阱
光刻2，刻有源区掩膜版
8
场氧的生长
二氧化硅
14
P+离子注入
P+
掩膜版
光刻4，刻P+离子注入掩膜版
N阱
15
N+离子注入
N+ 光刻5，刻N+离子注入掩膜版
相关主题
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66
67
光刻技术定出孔洞，以溅射法或 真空蒸发法，依次沉积钛+氮化钛+ 铝+氮化钛等多层金属。(其中还会 考虑到铝的表面氧化和氯化物的影 响)。由于铝硅固相反应，特别对浅 的PN结难以形成漏电流 (leak current) 小而稳定的接触，为此使用TiN等材 料，以抑制铝硅界面反应，并有良 好的欧姆，这种材料也称为势垒金 属(barrier metal)。
61
在表面重新氧化生成二氧化硅层， LPCVD沉积 氮化硅层，以光阻定出下一 步的field oxide区域。
62
在上述多晶硅层外围，氧化二氧化 硅层以作为保护。涂布光阻，以便利用 光刻技术进行下一步的工序。
63
形成NMOS，以砷离子进行植入形成源漏 极。 此工序在约1000℃中完成，不能采用铝栅 极工艺，因铝不能耐高温，此工艺也称为自对 准工艺。砷离子的植入也降低了多晶硅的电阻 率(块约为30欧姆)。还采用在多晶硅上沉积高 熔点金属材料的硅化物(MoSi2、WSi2、TiSi2等)， 形成多层结构
N阱
36
蒸铝、光刻7，刻铝、 光刻8，刻钝化孔
（图中展示的是刻铝后的图形）
Vin
VSS
NMOS管硅栅
磷硅玻璃
PMOS管硅栅 Vo
VDD
硼注入
P-SUB
N阱
磷注入
37
离子注入的应用
38
39
N阱硅栅CMOS工艺流程
40
3) 双阱CMOS集成电路的工艺设计
磷31P+
–砷75As+
P sub. 〈100〉来自掩膜版 氮化硅光刻2，刻有源区掩膜版
N阱
9
去除氮化硅
光刻3，刻多晶硅掩膜版
FOX N阱
10
重新生长二氧化硅（栅氧）
场氧
光刻3，刻多晶硅掩膜版
栅氧
N阱
11
生长多晶硅
多晶硅 N阱
光刻3，刻多晶硅掩膜版
12
刻蚀多晶硅
掩膜版
光刻3，刻多晶硅掩膜版
N阱
13
刻蚀多晶硅
多晶硅 N阱
光刻3，刻多晶硅掩膜版
Deposit and pattern poly-silicon layer Implant source and drain regions, substrate contacts Create contact windows, deposit and pattern metal layers
77
N-well, Active Region, Gate Oxide
Metal
Polysilicon
Metal
n-well
Top View VSS S
n+
Metal
p+
nMOSFET GD
pMOSFET DG
VDD S
Cross Section
78
Poly-silicon Layer
Top View
47
形成N管源漏区
– 光刻6，利用光刻胶将PMOS区保护起来 – 离子注入磷或砷，形成N管源漏区
形成P管源漏区
– 光刻7，利用光刻胶将NMOS区保护起来 – 离子注入硼，形成P管源漏区
48
形成接触孔
– 化学气相淀积BPTEOS硼磷硅玻璃层 – 退火和致密 – 光刻8，接触孔版 – 反应离子刻蚀磷硅玻璃，形成接触孔
Cross-Section
79
N+ and P+ Regions
Top View
Cross-Section
Ohmic contacts
80
SiO2 Upon Device & Contact Etching
Top View
Cross-Section
81
Metal Layer – by Metal Evaporation
70
71
2. 典型N阱CMOS工艺的剖面图
硅栅
薄氧化层
漏
金属
源
低氧
场氧化层 （FOX）
n-衬底
p-阱
72
CMOS process
p+
p+
p-
73
Process (Inverter)p-sub
In
GND
VDD
SGD
DGS
图例
低氧
场氧
Legend of each layer
N-well
p+
P-diffusion
形成N阱
– 初始氧化，形成缓冲层，淀积氮化硅层
– 光刻1，定义出N阱
– 反应离子刻蚀氮化硅层 – N阱离子注入，先注磷31P+ ，后注砷75As+
41
N阱 P sub. 〈100〉
形成P阱
– 在N阱区生长厚氧化层，其它区域被氮化硅 层保护而不会被氧化
– 去掉光刻胶及氮化硅层 – P阱离子注入，注硼
甘油
甘油
55
然后在表面氧化二氧化硅膜以减小后 一步氮化硅对晶圆的表面应力。
涂覆光阻(完整过程包括，甩胶→预 烘→曝光→显影→后烘→腐蚀→去除光 刻胶)。其中二氧化硅以氧化形成，氮化 硅LPCVD沉积形成(以氨、硅烷、乙硅烷 反应生成)。
56
光刻技术去除不想要的部分，此步骤为定 出P型阱区域。 (所谓光刻胶就是对光或电子束 敏感且耐腐蚀能力强的材料，常用的光阻液有 S1813,AZ5214等)。光刻胶的去除可以用臭氧烧 除也可用专用剥离液。氮化硅用180℃的磷酸去 除或含CF4气体的等离子刻蚀(RIE)。
CMOS工艺流程与MOS电路版图举例
1. CMOS工艺流程 1) 简化N阱CMOS工艺演示flash 2) 清华工艺录像：N阱硅栅CMOS工艺流程 3) 双阱CMOS集成电路的工艺设计 4) 图解双阱硅栅CMOS制作流程 2. 典型N阱CMOS工艺的剖面图 3. Simplified CMOS Process Flow 4. MOS电路版图举例
64
以类似的方法，形成PMOS，植入硼(+3) 离子。 (后序中的PSG或BPSG能很好的稳定 能动钠离子，以保证MOS电压稳定)。
65
后序中的二氧化硅层皆是化学反应沉 积而成，其中加入PH3形成PSG (phosphosilicate-glass)，加入B2H6形成BPSG (borophospho-silicate-glass)以平坦表面。所谓 PECVD (plasma enhanced CVD) 在普通 CVD反应空间导入电浆(等离子)，使气体活 化以降低反应温度)。
Top View
Cross-Section
82
A Complete CMOS Inverter
Top View
Cross-Section
83
FET
57
在P阱区域植入硼(+3)离子，因硅为+4价， 所以形成空洞，呈正电荷状态。(离子植入时与 法线成7度角，以防止发生沟道效应，即离子 不与原子碰撞而直接打入)。每次离子植入后必 须进行退火处理，以恢复晶格的完整性。(但高 温也影响到已完成工序所形成的格局)。
58
LOCOS (local oxidation of silicon)选择性氧化： 湿法氧化二氧化硅层，因以氮化硅为掩模会出现 鸟嘴现象， 影响尺寸的控制。二氧化硅层在向上 生成的同时也向下移动，为膜厚的0.44倍，所以 在去除二氧化硅层后，出现表面台阶现象。湿法 氧化快于干法氧化，因OH基在硅中的扩散速度高 于O2。硅膜越厚所需时间越长。
49
形成第一层金属
– 淀积金属钨(W)，形成钨塞
50
形成第一层金属
– 淀积金属层，如Al-Si、Al-Si-Cu合金等 – 光刻9，第一层金属版，定义出连线图形 – 反应离子刻蚀金属层，形成互连图形
51
正硅酸乙脂（TEOS）分解 650～750℃
形成穿通接触孔
– 化学气相淀积PETEOS, 等离子增强正硅酸四乙酯热分解
68
RIE刻蚀出布线格局。以类似的方法 沉积第二层金属，以二氧化硅绝缘层和 介电层作为层间保 护和平坦表面作用。
69
为满足欧姆接触要求，布线工艺是在含 有5~10%氢的氮气中，在400~500℃温度下 热处理15~30分钟(也称成形forming)，以使 铝和硅合金化。最后还要定出PAD接触窗， 以便进行bonding工作。 (上述形成的薄膜 厚度的计算可采用光学衍射、倾斜研磨、 四探针法等方法测得)。
14
P+离子注入
P+
掩膜版
光刻4，刻P+离子注入掩膜版
N阱
15
N+离子注入
N+ 光刻5，刻N+离子注入掩膜版
N阱
16
生长磷硅玻璃PSG
PSG
N阱
17
光刻接触孔
光刻6，刻接触孔掩膜版
N阱
N+
P+
18
刻铝
光刻7，刻Al掩膜版 Al
N阱
19
刻铝
VSS
Vo
VDD
N阱
20
钝化层 N阱
光刻8，刻压焊孔掩膜版
42
P阱
N阱
推阱
– 退火驱入，双阱深度约1.8μm – 去掉N阱区的氧化层
43
形成场隔离区
– 生长一层薄氧化层 – 淀积一层氮化硅
– 光刻2场隔离区，非隔离区被光刻胶保护起来
– 反应离子刻蚀氮化硅 – 场区硼离子注入以防止场开启 – 热生长厚的场氧化层 – 去掉氮化硅层
44
光刻胶
31P+
11B+
Metal contact
Top View or Layout VDD
67
光刻技术定出孔洞，以溅射法或 真空蒸发法，依次沉积钛+氮化钛+ 铝+氮化钛等多层金属。(其中还会 考虑到铝的表面氧化和氯化物的影 响)。由于铝硅固相反应，特别对浅 的PN结难以形成漏电流 (leak current) 小而稳定的接触，为此使用TiN等材 料，以抑制铝硅界面反应，并有良 好的欧姆，这种材料也称为势垒金 属(barrier metal)。
61
在表面重新氧化生成二氧化硅层， LPCVD沉积 氮化硅层，以光阻定出下一 步的field oxide区域。
62
在上述多晶硅层外围，氧化二氧化 硅层以作为保护。涂布光阻，以便利用 光刻技术进行下一步的工序。
63
形成NMOS，以砷离子进行植入形成源漏 极。 此工序在约1000℃中完成，不能采用铝栅 极工艺，因铝不能耐高温，此工艺也称为自对 准工艺。砷离子的植入也降低了多晶硅的电阻 率(块约为30欧姆)。还采用在多晶硅上沉积高 熔点金属材料的硅化物(MoSi2、WSi2、TiSi2等)， 形成多层结构
N阱
36
蒸铝、光刻7，刻铝、 光刻8，刻钝化孔
（图中展示的是刻铝后的图形）
Vin
VSS
NMOS管硅栅
磷硅玻璃
PMOS管硅栅 Vo
VDD
硼注入
P-SUB
N阱
磷注入
37
离子注入的应用
38
39
N阱硅栅CMOS工艺流程
40
3) 双阱CMOS集成电路的工艺设计
磷31P+
–砷75As+
P sub. 〈100〉来自掩膜版 氮化硅光刻2，刻有源区掩膜版
N阱
9
去除氮化硅
光刻3，刻多晶硅掩膜版
FOX N阱
10
重新生长二氧化硅（栅氧）
场氧
光刻3，刻多晶硅掩膜版
栅氧
N阱
11
生长多晶硅
多晶硅 N阱
光刻3，刻多晶硅掩膜版
12
刻蚀多晶硅
掩膜版
光刻3，刻多晶硅掩膜版
N阱
13
刻蚀多晶硅
多晶硅 N阱
光刻3，刻多晶硅掩膜版
Deposit and pattern poly-silicon layer Implant source and drain regions, substrate contacts Create contact windows, deposit and pattern metal layers
77
N-well, Active Region, Gate Oxide
Metal
Polysilicon
Metal
n-well
Top View VSS S
n+
Metal
p+
nMOSFET GD
pMOSFET DG
VDD S
Cross Section
78
Poly-silicon Layer
Top View
47
形成N管源漏区
– 光刻6，利用光刻胶将PMOS区保护起来 – 离子注入磷或砷，形成N管源漏区
形成P管源漏区
– 光刻7，利用光刻胶将NMOS区保护起来 – 离子注入硼，形成P管源漏区
48
形成接触孔
– 化学气相淀积BPTEOS硼磷硅玻璃层 – 退火和致密 – 光刻8，接触孔版 – 反应离子刻蚀磷硅玻璃，形成接触孔
Cross-Section
79
N+ and P+ Regions
Top View
Cross-Section
Ohmic contacts
80
SiO2 Upon Device & Contact Etching
Top View
Cross-Section
81
Metal Layer – by Metal Evaporation
70
71
2. 典型N阱CMOS工艺的剖面图
硅栅
薄氧化层
漏
金属
源
低氧
场氧化层 （FOX）
n-衬底
p-阱
72
CMOS process
p+
p+
p-
73
Process (Inverter)p-sub
In
GND
VDD
SGD
DGS
图例
低氧
场氧
Legend of each layer
N-well
p+
P-diffusion
形成N阱
– 初始氧化，形成缓冲层，淀积氮化硅层
– 光刻1，定义出N阱
– 反应离子刻蚀氮化硅层 – N阱离子注入，先注磷31P+ ，后注砷75As+
41
N阱 P sub. 〈100〉
形成P阱
– 在N阱区生长厚氧化层，其它区域被氮化硅 层保护而不会被氧化
– 去掉光刻胶及氮化硅层 – P阱离子注入，注硼
甘油
甘油
55
然后在表面氧化二氧化硅膜以减小后 一步氮化硅对晶圆的表面应力。
涂覆光阻(完整过程包括，甩胶→预 烘→曝光→显影→后烘→腐蚀→去除光 刻胶)。其中二氧化硅以氧化形成，氮化 硅LPCVD沉积形成(以氨、硅烷、乙硅烷 反应生成)。
56
光刻技术去除不想要的部分，此步骤为定 出P型阱区域。 (所谓光刻胶就是对光或电子束 敏感且耐腐蚀能力强的材料，常用的光阻液有 S1813,AZ5214等)。光刻胶的去除可以用臭氧烧 除也可用专用剥离液。氮化硅用180℃的磷酸去 除或含CF4气体的等离子刻蚀(RIE)。
CMOS工艺流程与MOS电路版图举例
1. CMOS工艺流程 1) 简化N阱CMOS工艺演示flash 2) 清华工艺录像：N阱硅栅CMOS工艺流程 3) 双阱CMOS集成电路的工艺设计 4) 图解双阱硅栅CMOS制作流程 2. 典型N阱CMOS工艺的剖面图 3. Simplified CMOS Process Flow 4. MOS电路版图举例
64
以类似的方法，形成PMOS，植入硼(+3) 离子。 (后序中的PSG或BPSG能很好的稳定 能动钠离子，以保证MOS电压稳定)。
65
后序中的二氧化硅层皆是化学反应沉 积而成，其中加入PH3形成PSG (phosphosilicate-glass)，加入B2H6形成BPSG (borophospho-silicate-glass)以平坦表面。所谓 PECVD (plasma enhanced CVD) 在普通 CVD反应空间导入电浆(等离子)，使气体活 化以降低反应温度)。
Top View
Cross-Section
82
A Complete CMOS Inverter
Top View
Cross-Section
83
FET
57
在P阱区域植入硼(+3)离子，因硅为+4价， 所以形成空洞，呈正电荷状态。(离子植入时与 法线成7度角，以防止发生沟道效应，即离子 不与原子碰撞而直接打入)。每次离子植入后必 须进行退火处理，以恢复晶格的完整性。(但高 温也影响到已完成工序所形成的格局)。
58
LOCOS (local oxidation of silicon)选择性氧化： 湿法氧化二氧化硅层，因以氮化硅为掩模会出现 鸟嘴现象， 影响尺寸的控制。二氧化硅层在向上 生成的同时也向下移动，为膜厚的0.44倍，所以 在去除二氧化硅层后，出现表面台阶现象。湿法 氧化快于干法氧化，因OH基在硅中的扩散速度高 于O2。硅膜越厚所需时间越长。
49
形成第一层金属
– 淀积金属钨(W)，形成钨塞
50
形成第一层金属
– 淀积金属层，如Al-Si、Al-Si-Cu合金等 – 光刻9，第一层金属版，定义出连线图形 – 反应离子刻蚀金属层，形成互连图形
51
正硅酸乙脂（TEOS）分解 650～750℃
形成穿通接触孔
– 化学气相淀积PETEOS, 等离子增强正硅酸四乙酯热分解
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RIE刻蚀出布线格局。以类似的方法 沉积第二层金属，以二氧化硅绝缘层和 介电层作为层间保 护和平坦表面作用。
69
为满足欧姆接触要求，布线工艺是在含 有5~10%氢的氮气中，在400~500℃温度下 热处理15~30分钟(也称成形forming)，以使 铝和硅合金化。最后还要定出PAD接触窗， 以便进行bonding工作。 (上述形成的薄膜 厚度的计算可采用光学衍射、倾斜研磨、 四探针法等方法测得)。
14
P+离子注入
P+
掩膜版
光刻4，刻P+离子注入掩膜版
N阱
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N+离子注入
N+ 光刻5，刻N+离子注入掩膜版
N阱
16
生长磷硅玻璃PSG
PSG
N阱
17
光刻接触孔
光刻6，刻接触孔掩膜版
N阱
N+
P+
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刻铝
光刻7，刻Al掩膜版 Al
N阱
19
刻铝
VSS
Vo
VDD
N阱
20
钝化层 N阱
光刻8，刻压焊孔掩膜版
42
P阱
N阱
推阱
– 退火驱入，双阱深度约1.8μm – 去掉N阱区的氧化层
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形成场隔离区
– 生长一层薄氧化层 – 淀积一层氮化硅
– 光刻2场隔离区，非隔离区被光刻胶保护起来
– 反应离子刻蚀氮化硅 – 场区硼离子注入以防止场开启 – 热生长厚的场氧化层 – 去掉氮化硅层
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光刻胶
31P+
11B+
Metal contact
Top View or Layout VDD