实验一：半加器
VHDL实验报告
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#50 S1=1;S2=0; #50 A=0;B=0;C=1;D=0; #50 S1=0;S2=1; #50 A=1;B=0;C=0;D=1; #200 $stop; end MUX41b MUX41b1 (.A(A),.B(B),.C(C),.D(D),.S1(S1),.S2(S1),.Y(Y));//元件例化 endmodule If else 方法仿真图：
实验一 半加器电路的设计
一．实验目的 （1)掌握 Modelsim 软件的编译、仿真方法 (2)熟练运用 Modelsim 软件进行 VHDL 程序设计开发 (3)掌握基于 Modelsim 的组合逻辑电路设计方法 (4)利用 VHDL 的逻辑表达式描述门电路 (5)利用 VHDL 的代码完成半加器设计 二．实验内容 1.实验要求：设计一个两位二进制半加器，半加器只考虑了两个加数本身，没有考虑由低位 来的进位。 2.半加器的输入为 A 和 B。输出为 SO 和 CO。 使用 Verilog HDL 程序实现上述实验内容，并使用 modelsim 仿真 半加器主程序为： module adder(A,B,SO,CO); input A,B; output SO,CO; assign SO=A^B; //和值数据输出 assign CO=A&B; //进位数据输出 endmodule 测试程序为： `timescale 1ns/1ns //时间精度 `include "adder.v"; module addertest; reg A,B; //输入变量类型定义 wire SO,CO; //输出变量类型定义 initial begin A=0;B=0; #100 A=0;B=1 ; #100 A=1;B=1 ; #100 A=1;B=0 ; #100 $stop; end adder adder1(.SO(SO),.CO(CO),.A(A),.B(B)); endmodule
半加器和全加器的设计
port (a,b :in std_logic;
c: out std_logic);
end component;
signal x:std_logic_vector(0 to 2);
begin
u1: h_adder1 port map(a,b,x(1),x(0));
u2: h_adder1 port map(x(1),cin,sum,x(2));
entity count10 is
port(clk,r,s :in std_logic;
data:in std_logic_vector(3 downto 0);
co :out std_logic;
q:buffer std_logic_vector(3 downto 0));
end count10;
u3: or23 port map(a=>x(0),b=>x(2),c=>cout);
end arch;
运行结果：
方法二：
运行结果：
实验二.四选一数据选择器的设计
1用case语句：
library ieee;
use ieee.std_logic_1164.all;
entity mux4_1ais
port(A,B,C,D :in std_logic_vector(3 downto 0);
entity dswq is
port(clk,dir : in std_logic;
q : buffer std_logic_vector(3 downto 0));
end;
architecture arch of dswq is
begin
process(clk,q,dir)
计算机组成原理-半加器实验报告
课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：半加器和全加器设计开发院（系）：专业：班级：学号：姓名：指导教师：完成日期：目录1.1实验目的 (3)1.2 实验内容 (3)1.3 实验仪器及元件 (3)2.1 实验原理及电路图 (3)2.2 实验过程及结果记录 (4)2.3 实验结果分析 (6)3.1 思考 (6)3.2 收获感想 (6)B A B A⊕=1.1 实验目的1、掌握MAX ＋PLUS Ⅱ开发软件的安装和使用方法，能够初步运用此软件进行程序的编写、编译、逻辑综合和优化，以及进行功能和时序仿真2、掌握利用此软件进行程序的下载和适配以及与EDA 实验开发箱相结合进行硬件验证的方法3、掌握半加与全加的原理1.2 实验内容1、熟知MAX+plusII 设计流程2、设计一个半加器和一个全加器1.3 实验仪器及元件半加器：2个input A 、B ；一个AND2；一个XOR ；两个output 。
全加器：3个input ain 、bin 、cin ；两个设计好的半加器元件；一个OR2；两个output 。
2.1 实验原理及电路图半加器原理：只求本位和，不考虑低位的进位。
实现半加操作的电路叫做半加器。
状态表A 、B 为两个加数，C 为向高位的进位，C=AB ， S 为半加和。
全加器原理：加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路叫做全加器。
Ci-1：来自低位的进位 Ci ：来自高位的进位2.2 实验过程及结果记录半加器基本实验步骤：为本项工程设计建立文件夹（文件夹名不能用中文和空格），文件夹取名adder ； 打开MAX+PLUS II ，输入设计项目和存盘，新建设计文件，选择打开原理图编辑器；点击鼠标右键，出现窗口选择“Enter Symbol ”输入一个元件，在接下来的窗口中输入元件名，点击OK 就可以出现实验所需的元件；将得出的元件在原理编辑窗口连接好，成为一个半加器；下面给出我实验中做出的半加器原理图：将半加器原理图存盘（存在第一步新建的文件夹中）、将设计项目设置成工程文件并对其进行Ai B iC i-C iS i编译。
(Multisim数电仿真)半加器和全加器
实验3.5半加器和全加器、实验目的:1. 学会用电子仿真软件Multisim7进行半加器和全加器仿真实验。
2 •学会用逻辑分析仪观察全加器波形：3. 分析二进制数的运算规律。
4. 掌握组合电路的分析和设计方法。
5. 验证全加器的逻辑功能。
、实验准备:组合电路的分析方法是根据所给的逻辑电路，写出其输入与输出之间的逻辑关系（逻辑函数表达式或真值表），从而评定该电路的逻辑功能的方法。
一般是首先对给定的逻辑电路，按逻辑门的连接方法，逐一写出相应的逻辑表达式，然后写出输出函数表达式，这样写出的逻辑函数表达式可能不是最简的，所以还应该利用逻辑代数的公式或者卡诺图进行简化。
再根据逻辑函数表达式写出它的真值表，最后根据真值表分析出函数的逻辑功能。
例如：要分析如图3.5.1所示电路的逻辑功能。
图3.5.11. 写输出函数丫的逻辑表达式：W 二AAB ABB ......................................... 3.5.1X =WWC WCC ....................................... 3.5.2丫= XXD XDD ........................................ 3.5.32. 进行化简：W = AAB ABB 二AB AB ................................................................... 3.5.4X =WC Wc 二 ABC ABC ABC ABC ............................................... 5.5 …..3.Y =XD X D 二A BCD ABCD ABCD ABCD逻辑图是一个检奇电路。
输入变量的取值中，有奇数个 1则有输出，否则 无输出。
组合电路的设计目的就是根据实际的逻辑问题，通过写出它的真值表和逻辑 函数表达式，最终找到实现这个逻辑电路的器件，将它们组成最简单的逻辑电路。
(VHDL实验报告)一位半加器,全加器的设计教学总结
五、实验步骤
（一）半加器的设计
4、对设计文件进行仿真
1）选择File--New，在弹出的对话框中选择Vector Waveform File，点击OK按钮，打开进入一个空的波形编辑器窗口。
2）设置仿真结束时间，波形编辑器默认的仿真结束时间为 1µS， 根据仿真需要，可以自由设置仿真的结束时间（本次设置的为1ms）。 选择 QUARTUSII 软件的 Edit--End Time命令，弹出线路束时间对 话框，在 Time框办输入仿真结束时间，点击OK按钮完成设置。如下 图所示：
实验箱上拨动开关档位在下方时表示其输出为低电平，反之
输出市电平；当FPGA与其对应的端口为高电平时LED就会发光，反
之LED灯灭。其拨动开关与FPGA管脚的连接表以及LED灯与FPGA管
脚连接表如下两图所示：
五、实验步骤
（一）半加器的设计
1、建立工程文件
1）运行QUARTUSII 软件。
2）选择软件中的菜单 File>New Project Wizard，新建一个工 程。
3）加入输入、输出端口，在波形编辑器窗口左边的端口名列表 区点击鼠标右键，在弹出的右键菜单中选择 Insert Node or Bus… 命令，在弹出的 Insert Node or Bus 对话框界面中点击 Node Finder…按钮。在出现的 Node Finder 界面中的 Filter 列表中选 择 点击 List，在 Nodes Found 窗口出现所有信号的名称，点击中 间的按钮则 Selected Nodes 窗口下方出现被选择的端口名称。双击 OK按钮，完成设置，回到 Insert Node or Bus 对话框，双击OK按 钮，所有的输入、输出端口将会在端口名列表区内显示出来。
半加器原理图实验报告
预习报告实验名称半加器原理图学号姓名指导老师一、实验目的1.学习和掌握半加器全加器的工作原理和设计方法。
2. 熟悉EDA工具Quartus II 的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
3.掌握组合逻辑电路的设计方法，理解组合电路的特点二、实验仪器设备仪器设备名称规格型号编号备注QuartusIIQuartus II 编译器三、实验原理两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
A表示被加数，B表示加数，S表示半加和，co表示向高位的进位。
四、实验内容(VHDL语言代码和仿真波形截图及文字分析)1.建立工作库文件夹和编辑设计文件（1）新建一个文件夹。
本项设计的路径为e:\lxh\eda\bjq。
注意，文件夹名不能用中文，也最好不要用数字。
（2）输入原理图，打开Quartusll,选择菜单File-->New。
在New窗口中的Design Files中选择“Block Diagram/Schematic Files”。
然后在编译窗中输入半加器的原理图。
( 3 )文件存盘。
选择File——>Save As命令，找到已设立的文件夹e:\lxh\eda\bjq,存盘文件名为bjq.bdf。
当出现问句“Do you want to create...”时，若单击“是”按钮，则直接进入创建工程流程。
若单击“否”按钮，可按以下的方法进入创建工程流程。
2.创建工程（1）打开建立新工程管理窗。
选择菜单File→New Preject Wizard命令，即弹出“工程设置”对话框。
点击“next”单击此对话框最上一栏右侧的“…”按钮，找到文件夹E:\LXH\EDA\bjq，选中已存盘的文件bjq.bdf，再单击“打开”按钮。
其中第一行的 E:\LXH\EDA\bjq表示工程所在的工作库文件夹；第二行的bjq表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件作为工程名，第三行是具体的文件名，这里即为 bjq。
半加器全加器
浙江万里学院实验报告
课程名称：电子技术基础
实验名称：半加器与全加器实验专业班级：
一、实验目的
1.学习使用异或门组成半加器和全加器；
2.测试集成4位二进制全加器74LS83的逻辑功能。
二、实验内容
1.用异或门和与非门构成半加器(电路如图所示)
半加器输入、输出关系表
2.用异或门和与非门构成全加器
（其他图类似，省略）
全加器输入、输出关系
3.74LS83型4位二进制加法器功能测试(电路图如图所示)
（其他图都是类似的，所以就省略）
4.用74LS83实现十六进制到BCD码的转换
(其他图类
似，所以省略) 实验小结
通过实验异或门和非门构成的半加器和全加器的实验，让我掌握了两种门是如何构成全、半加器，怎么实现逻辑功能，通过课上连接的实物电路图和课下的仿真得到数据，通过数据分析得到了所要预期的结果和功能；然后通过74LS83型4位二进制加法器和74LS83的十六进制到BCD 码的转换这2个实验，明白了74LS83加法器的逻辑功能，但是74LS83的十六进制到BCD 码的转化由于比较复杂，通过和同学、老师交流解决了一些难点，并且通过仿真得到了实验结果。
实验二：半加、半减器,全加、全减器
S
C
0
0
0
0
0
1
1
1
1
0
1
0
1
1
0
0
表2
从二进制数减法的角度看，真值表中只考虑了两个减数本身，没有考虑低位来的借位，这就是半减器的由来。
3.全加器原理
全加器能加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。表3为全加器的真值表，图3为全加器的符号。 表示被加数 表示加数 表示相邻低位来的进位数， 表示本为和值（全加和）， 表示向相邻高位的进位数
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1
表4
四、实验内容
1、用一个74LS00、一个74LS86器件实现半加器、半减器。要求当M值为0时为半加器M值为1时为半减器。
⑴真值表
M
A
B
S
C
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
0
0
0
0
1
0
1
1
1
1
1
0
1
0
1
1
1
0
0
S=A⊕B
当A= 0 B= 1 时S亮C亮
EDA实验
一、实验部分实验一仪器的熟悉及半加器的设计一、实验内容：（1）熟悉实验台（2）用VHDL设计半加器及或门，并给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。
（3）根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。
实验二简单组合电路的设计一、实验目的：熟悉Max+plusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
二、实验内容1：利用MAX+plusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出下图所示的仿真波形。
三、实验内容2：将多路选择器看成是一个元件mux21a，利用元件例化语句并将此文件放在同一目录。
以下是参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT (a1，a2，a3，s0，s1 : IN STD_LOGIC;outy : OUT STD_LOGIC );END ENTITY MUXK;ARCHITECTURE BHV OF MUXK ISCOMPONENT MUX21APORT ( a，b，s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；SIGNAL tmp : STD_LOGIC;BEGINu1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy);END ARCHITECTURE BHV ;对上例分别进行编译、综合、仿真。
并对其仿真波形作出分析说明,并画出电路结构，说明该电路的功能。
四、实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。
半加器全加器实验总结
半加器全加器实验总结这是一个很简单的实验，但却又不简单。
它需要学生有着灵敏度高、反应快和精确度高的特点。
我认为教师做得很成功。
对于整个实验的理解，学生只是机械地去完成实验过程，而并没有真正地理解到内容的深层次含义。
下面谈几点体会：1.观察仪器的结构形状与使用方法以及每种仪器所能承受的压力范围；2.研究对象选取要适当，即半加器或者全加器；3.实验步骤要严谨，操作规范，细心负责，遵守实验室安全规则。
因此，本节课的重难点是要求学生掌握“半加器全加器”的使用技巧。
如果学生已经知道了半加器的使用方法，就可以让他们自己动手进行试验，这样既培养了学生的创新思维能力，也增强了学习物理的兴趣。
根据学校实际情况，半加器改为一半半加器，也就是在原来的基础上添加了另外一个半加器，从而提高了演示效果。
首先将全加器装好，用拇指紧按第一格，食指放在第二格，中指放在第三格，其余各手指伸直平放在桌子上。
左手手掌托住盖玻片，右手持镊子夹起盖玻片，使之与载玻片相距约2-4毫米。
注意事项：a.镊子尖端应放在载玻片的边缘处，避免损伤盖玻片。
b.观察时眼睛不要盯着盖玻片看，防止产生错觉。
c.读数时视线与液面保持垂直，以免产生错误。
d.盖玻片必须清洁，如有污染，务必擦净再行观察。
e.切勿在盖玻片上涂抹任何东西，否则影响透明度。
f.调节光源，照亮被观察物体，转动粗准焦螺旋，使镜筒缓慢下降，至清晰。
g.放大倍数应依据透明度而定，应尽量减小。
h.对某些不易看清楚的显微镜或观察，还可通过转动细准焦螺旋或移动装片位置等方法加以补充观察。
然后用两个相同的半加器，分别套入两个全加器内，盖上盖玻片，用胶布固定后观察。
最后把两个半加器合在一起，加上载玻片，盖上盖玻片，移动镜筒使它恰好落在第一格，向观察孔缓缓推进，直到从孔口能看到被观察物体为止。
由于本次实验的内容比较多，故我只讲述了半加器部分的操作流程。
希望老师们能够积极探索，找出更加科学合理的教学方法，培养出更优秀的人才！。
半加器、全加器的工作原理
半加器、全加器的工作原理一、引言在数字逻辑电路中，加法器是一种基本的逻辑门电路，用于实现二进制数的加法运算。
根据其设计复杂性和功能，加法器可以分为半加器和全加器两种类型。
本文档将详细介绍半加器和全加器的工作原理。
二、半加器1. 定义：半加器是一种能够对两个一位二进制数进行相加并输出结果的逻辑门电路。
它只能处理两个输入位（被加数和加数），不考虑低位进位。
2. 工作原理：➢当两个输入位相同时，半加器输出0；➢当两个输入位不同时，半加器输出1；➢当两个输入位有一个为1时，半加器输出1。
3. 真值表：➢输入A：被加数的一位；➢输入B：加数的一位；➢输出S：和的一位；➢输出C：进位。
4. 逻辑表达式：➢S = A XOR B；➢ C = A AND B。
三、全加器1. 定义：全加器是一种能够对三个一位二进制数进行相加并输出结果的逻辑门电路。
它可以处理两个输入位（被加数和加数）以及一个低位进位。
2. 工作原理：➢当两个输入位相同时，全加器输出0；➢当两个输入位不同时，全加器输出1；➢当两个输入位有一个为1时，全加器输出1；➢当低位进位为1时，全加器输出0；➢当低位进位为0时，全加器输出1。
3. 真值表：➢输入A：被加数的一位；➢输入B：加数的一位；➢输入Cin：低位进位；➢输出S：和的一位；➢输出Cout：高位进位。
4. 逻辑表达式：➢S = A XOR B XOR Cin；➢Cout = (A AND B) OR (Cin AND (A XOR B))。
四、总结半加器和全加器是数字逻辑电路中的基本组成部分，它们分别用于实现二进制数的简单和完整相加运算。
半加器只能处理两个输入位，不考虑低位进位，而全加器可以处理三个输入位，考虑低位进位。
理解它们的工作原理对于理解和设计数字逻辑电路是非常重要的。
半加器
半加器预备知识半加器是与门和异或门的组合电路异或门1 异或门定义异或门是实现异或运算的数字单元电路，所谓异或运算是指在只有两个输入变量A、B 的电路中，当A 和B取值不同时输出为1，否则输出为0。
2 异或门逻辑函数表达式其中○+表示异或，+表示与3 异或门可以用与门，非门和或门的组合来实现，其组合逻辑电路见图1.0图1.0其中表示或门表示非门表示与门4 异或门真值表异或门真值表5 异或门的逻辑符号为数字逻辑中的符号为软件中的符号二半加器知识介绍1．半加器定义半加器能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。
它有两个输入端，两个输出端。
半加器用异或门及与门来实现。
2. 真值表两个一位二进制半加器的运算类似于十进制运算，区别是二进制半加器是逢2向高位进一，十进制是逢十向高位进一。
两个一位二进制半加器的运算法则为 0+0=0；1+0=1；0+1=1；1+1=0,同时向高位进1.根据两个一位二进制半加器的运算法则，我们得出其真值表，如下：3. 输出逻辑表达式通过观测真值表很容易看出：A,B相异时，输出和数C为1；A,B相同时，输出和数C 为0；A,B都为1时，输出进位数D为1；否则输出进位数D为0.据此我们得出如下:C=A○+B,D=A•B 注：○+表示异或，•表示与4.半加器的逻辑电路图图2.0其中为异或符号为与符号5功能仿真图功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证。
图3.0○1加数A为1，被加数B为0时，输出和数C为1，进位数D为0；○2加数A为1，被加数B为1时，输出和数C为0，进位数D为1；○3加数A为0，被加数1为0时，输出和数C为1，进位数D为0；○4加数A为0，被加数B为0时，输出和数C为0，进位数D为0；6 时序仿真图时序仿真是在将设计适配到芯片后的仿真验证方式。
时序仿真在严格的仿真时间模型下，模拟芯片的实际运作。
半加器、半减器的实现
实验二半加器、半减器的实现一、实验目的1.掌握双进位全加器74LS183和四位二进制超前进位全加器74LS283的逻辑功能2.熟悉集成加法器的使用方法3.了解算术运算电路的结构二、实验设备1.数字电路实验箱2.74LS863.74LS004.导线若干三、实验原理1.半加器、半减器真值表：M=0时为半加，M=1时为半减功能M A B S Co半加0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1半减1 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 02.半加器、半减器卡诺图：MAB00 01 11 100 0 1 1 01 1 0 0 100 01 11 10MAB0 0 0 0 01 0 1 0 1四、实验电路五、实验步骤1.将M,A,B分别从0/1端输出。
2.将74LS86引脚14接电源，引脚7接地，引脚13接A,引脚12接B,这样从引脚11输出的为A⊕B,即为S。
3.将74LS86引脚14接电源，引脚7接地，引脚10接A，引脚9接M，这样从引脚8中输出的即为M⊕A。
4.将74LS00引脚14接电源，引脚7接地，引脚13接从引脚8中输出的信号，引脚12接B，这样从引脚11中输出的为（M⊕A）B的非。
5.再将从引脚11中输出的信号作为输入，连接到引脚1，引脚2悬空，从引脚3中输出的即为（M⊕A）B，即为C0。
六、实验结果通过S,C0灯的亮和灭判断出全加器和半加器连接的正确性。
七、实验感想这个实验挺简单的，将但是我们做了很长时间都没做出来，后来才发现，是真值表写错了。
之后写对全加器的真值表之后我们很快就连接好了电路图。
可见真值表是非常重要的。
半加器课程设计
半加器课程设计一、课程目标知识目标：1. 学生能理解半加器的概念，掌握其基本原理；2. 学生能描述半加器的逻辑功能，了解其在数字电路中的应用；3. 学生能运用所学知识分析简单的数字电路问题。
技能目标：1. 学生能通过绘制逻辑图和编写真值表，熟练表达半加器的逻辑功能；2. 学生能运用基本的逻辑门电路搭建简单的半加器电路；3. 学生能运用所学知识解决实际问题，具备一定的创新能力和实践操作能力。
情感态度价值观目标：1. 学生对数字电路产生兴趣，培养探索科学的精神；2. 学生在小组合作中，培养团队协作能力和沟通能力；3. 学生在学习过程中，培养严谨、细致的学习态度，提高自我解决问题的信心。
课程性质：本课程为电子技术基础课程，旨在让学生掌握半加器的基本原理和应用，培养其创新实践能力。
学生特点：学生为初中年级，已具备一定的逻辑思维能力和动手操作能力，对电子技术有一定的好奇心和探索欲。
教学要求：结合学生特点，注重理论与实践相结合，采用启发式教学，引导学生主动参与课堂讨论和实践活动，提高学生的知识水平和实践技能。
通过分解课程目标为具体学习成果，使学生在课程学习过程中实现知识、技能和情感态度价值观的全面提升。
二、教学内容本章节教学内容主要包括以下几部分：1. 半加器的基本概念与原理- 逻辑门电路简介- 半加器的定义及功能- 半加器与全加器的区别与联系2. 逻辑门电路及其应用- 与门、或门、非门的基本原理- 半加器电路的搭建与功能分析- 逻辑门电路在半加器中的应用3. 真值表与逻辑图- 真值表的概念及作用- 逻辑图的绘制方法- 半加器真值表与逻辑图的编制4. 实践操作与问题解决- 搭建简单半加器电路- 分析并解决实际问题- 小组讨论与成果展示教学内容安排与进度：第1课时：介绍半加器的基本概念与原理，学习逻辑门电路基础知识；第2课时：学习真值表与逻辑图的编制方法，分析半加器电路；第3课时：动手实践，搭建简单半加器电路，解决问题；第4课时：总结课程内容，小组讨论，展示成果。
半加器和全加器及其应用
实验二半加器和全加器及其应用一、实验目的1.掌握全加器和半加器的逻辑功能。
2.熟悉集成加法器的使用。
3.了解算数运算电路的结构。
二、实验设备1.数字电路试验箱；2.74LS00，74SL86。
三、实验原理半加器(m =0半加，m=1为半减）能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。
它有两个输入端，两个输出端。
半加器电路是指对两个输入数据位进行加法，输出一个结果位和高位的进位，不考虑输入数据的进位的加法器电路。
是实现两个一位二进制数的加法运算电路。
数据输入A 被加数、B加数，数据输出S和数（半加和）、进位C0。
同理,能对两个1位二进制数进行相减不考虑低位来的借位求得差及借位的逻辑电路称为半减器.设减数和被减数分别用A和B,表示差用S，表示向高位的借位用C0。
全加器，全减器(m =0为全加，m=1为全减)全加器是实现两个一位二进制数及低位来的进位数相加（即将三个一位二进制数相加），求得和数及向高位进位的逻辑电路。
根据全加器功能，其真值表如下表所示。
表中A及B分别代表被加数及加数，C1是低位来的进位，S代表相加后得到的和位，C0代表向高位的进位。
图中C1是进位输入端，C0是进位输出端。
同理,能对两个1位二进制数进行相减并考虑低位来的借位求得差及借位的逻辑电路称为全减器.设减数和被减数分别用A和B表示低位来的借位用C1,表示差用S，表示向高位的借位用C0。
四、实验内容实验一、实现半加器，半减器，当M为0时实现逻辑变量A、B的半加功能，当M为1时实现逻辑变量A、B的半减功能。
实验二、实现全加器，全减器，当M为0时实现逻辑变量A、B的全加功能，C i为进位值。
当M为1时实现逻辑变量A、B的全减功能，C i为借位值。
五、实验数据1实现半加、半减器（1）真值表（2）卡诺图S的卡诺图：S=A⊕B（3）C0的卡诺图S=B (M⊕A)2实现全加器(1)真值表S的卡诺图：S=A⊕(B⊕C)C0的卡诺图:C0=BC i+(B⊕C)(M⊕A)六．实验电路图及仿真半加半减的实现全加全减的实现七．实验心得通过本次实验，我将理论知识以及实践知识相结合，进一步了解到74LS00,74SL86芯片的原理，并提升了自己的实际动手能力。