计组-加法器实验报告
加法器电路设计实验报告
加法器电路设计实验报告【加法器电路设计实验报告】一、实验目的本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。
通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。
二、实验原理加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。
在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。
对于多位二进制数的加法，可以通过级联多个全加器来实现。
1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。
2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR (A AND Cin)。
三、实验步骤1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A 和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。
2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。
3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。
四、实验结果及分析经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。
当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出它们的和，并正确显示进位信息。
电工实验报告 加法计算器
姓名班级 1 学号
实验日期节次教师签字成绩
加法计算器
1.实验目的
熟悉掌握有关时序逻辑电路的组成原理；
通过设计一个简单的计算器，掌握组合逻辑电路、时序逻辑电路的分析和设计方法；
了解及掌握中规模集成电路，了解各个芯片的管脚图及结构图。
能够掌握全加器、计数器等的功能及实现方法；
锻炼自己的动手实践能力，并自己设计电路，培养自己的兴趣。
2.总体设计方案或技术路线
设计一个多功能计算器，它能实现简单的加法运算，只能显示结果为0—16的和数，并能够在数码管上显示，加法运算的实现要求：用四个开关代表四位二进制数，操纵开关，输入二进制数码，则在对应的数码管1上会显示出相应的十进制数，即代表被加数；用同样的方法在另外的四个开关上输入二进制数，则在对应的数码管2上还会出现相应的十进制数，即代表加数；当加数与被加数都输入后，在数码管3和数码管4上出现两数的和，两个数码管可以显示到和的十位。
3.实验电路图
4.仪器设备名称、型号和技术指标
直流稳压电源、试验箱、万用表；
2个74LS00D、1个74LS283D、1个74LS04D、2个74LS08D、1个74LS20D；
单刀双掷开关9个、导线若干。
加法器实训实验报告
一、实验目的1. 理解加法器的基本原理和结构。
2. 掌握加法器的使用方法和调试技巧。
3. 通过实际操作，加深对数字电路基础知识的理解。
二、实验器材1. 实验箱2. 加法器芯片（如741）3. 逻辑分析仪4. 万用表5. 连接线6. 电源三、实验原理加法器是一种基本的数字电路，用于实现两个或多个数字的加法运算。
本实验以半加器和全加器为基础，通过级联实现多位数的加法运算。
1. 半加器：完成两个一位二进制数相加，并产生和与进位。
2. 全加器：在半加器的基础上增加一个进位输入端，实现多位数的加法运算。
四、实验步骤1. 搭建电路：- 将加法器芯片插入实验箱的相应位置。
- 根据实验要求，连接输入端、输出端和电源。
- 使用逻辑分析仪观察输入信号和输出信号。
2. 半加器测试：- 将两个一位二进制数输入到半加器的两个输入端。
- 观察逻辑分析仪的输出，验证半加器的功能。
3. 全加器测试：- 将两个一位二进制数和一个进位信号输入到全加器的三个输入端。
- 观察逻辑分析仪的输出，验证全加器的功能。
4. 多位数加法测试：- 将多位二进制数输入到全加器的相应输入端。
- 观察逻辑分析仪的输出，验证多位数的加法运算。
5. 实验结果分析：- 对比理论计算结果和实验结果，分析实验误差原因。
五、实验结果与分析1. 半加器测试：- 输入：A=0, B=0- 输出：和=0，进位=0- 输入：A=1, B=0- 输出：和=1，进位=0- 输入：A=0, B=1- 输出：和=1，进位=0- 输入：A=1, B=1- 输出：和=0，进位=12. 全加器测试：- 输入：A=0, B=0, 进位=0- 输出：和=0，进位=0- 输入：A=1, B=0, 进位=0- 输出：和=1，进位=0- 输入：A=0, B=1, 进位=0- 输出：和=1，进位=0- 输入：A=1, B=1, 进位=0- 输出：和=0，进位=13. 多位数加法测试：- 输入：A=1010，B=1101，进位=0- 输出：和=10111，进位=1实验结果表明，加法器能够实现预期的功能，实验结果与理论计算基本一致。
数字逻辑实验报告：加法器
主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、
芯片 74LS86，导线
实验过程和步骤：
①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第 14 号引脚与实验箱左下角的+5V 连接起 来，，再分别用三根导线将三个芯片的第 7 号引脚与实验箱左下角的 GND 连接 起来，将 K1 视为 A，将 K2 视为 B，将 K3 视为 C，实验箱右上角的 1 孔视为
实验原始数据记录和处理：
Ａi
Bi
Ci-1
Si
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实验结果和分析：
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Ci-1
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11Βιβλιοθήκη 0110
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分析：实验连线正确，能够按照全加真值表将结果做出来，做出来的实验结果 与全加真值表是一样的，是正确的。
4
杭电计组实验2-超前进位加法器设计实验
杭州电子科技大学计算机学院
实验报告
实验项目：实验2-超前进位加法器设计实验
课程名称：计算机组成原理与系统结构课程设计
姓名：学号：同组姓名：学号：
实验位置（机号）：
实验日期：指导教师：
二、结果
思考题：
（1）综合得到的电路图，它和想要设计的电路在引脚的输入输出方面是完全相同的，但是相比较内部的RTL图，实验实现的结果是相同的，但是我编写的实验代码并没有调用实验一的全加器设计。
（2）尝试编写8位超前进位加法器设计实验
module add_8 ( input [7:0]a, input [7:0]b, input cin, output [7:0] s, output co );
wire [7:0]c_tmp;
wire [7:0]g;
wire [7:0]p;。
计组实验报告（共10篇）
计组实验报告(共10篇)计组实验报告计算机组成原理实验报告一一、算术逻辑运算器1. 实验目的与要求：目的：①掌握算术逻辑运算器单元ALU（74LS181）的工作原理。
②掌握简单运算器的数据传输通道。
③验算由74LS181等组合逻辑电路组成的运输功能发生器运输功能。
④能够按给定数据，完成实验指定的算术/逻辑运算。
要求：完成实验接线和所有练习题操作。
实验前，要求做好实验预习，掌握运算器的数据传送通道和ALU 的特性，并熟悉本实验中所用的模拟开关的作用和使用方法。
实验过程中，要认真进行实验操作，仔细思考实验有关的内容，把自己想得不太明白的问题通过实验去理解清楚，争取得到最好的实验结果，达到预期的实验教学目的。
实验完成后，要求每个学生写出实验报告。
2. 实验方案：1．两片74LS181（每片4位）以并/串联形式构成字长为8为的运算器。
2．8为运算器的输出经过一个输入双向三态门（74LS245）与数据总线相连，运算器的两个数据输入端分别与两个8位寄存器（74LS273）DR1和DR2的输出端相连，DR1和DR2寄存器是用于保存参加运算的数据和运算的结果。
寄存器的输入端于数据总线相连。
3．8位数据D7~D0（在“INPUT DEVICE”中）用来产生参与运算的数据，并经过一个输出三态门（74LS245）与数据总线相连。
数据显示灯（BUS UNIT）已与数据总线相连，用来显示数据总线上所内容。
4．S3、S2、S1、S0是运算选择控制端，由它们决定运算器执行哪一种运算（16种算术运算或16种逻辑运算）。
5．M是算术/逻辑运算选择，M＝0时，执行算术运算，M＝1时，执行逻辑运算。
6．Cn是算术运算的进位控制端，Cn=0(低电平)，表示有进位，运算时相当于在最低位上加进位1，Cn=1(高电平)，表示无进位。
逻辑运算与进位无关。
7．ALU-B是输出三态门的控制端，控制运算器的运算结果是否送到数据总线BUS上。
低电平有效。
计算机组成原理加法器实验实训报告
计算机组成原理加法器实验实训报告一、实验目的本次实验旨在通过实际操作加法器电路，加深对计算机组成原理中加法器的理解，掌握加法器的工作原理和实验操作技能。
二、实验内容1. 搭建基本加法器电路2. 进行加法器实验3. 分析实验结果并撰写实验报告三、实验器材和工具1. 电路实验箱2. 电源3. 电路连接线4. 示波器5. 多用途数字实验仪6. 逻辑门集成电路四、实验步骤1. 搭建基本加法器电路1) 将逻辑门集成电路插入电路实验箱中2) 连接逻辑门的输入端和输出端3) 接入电源并进行必要的调试2. 进行加法器实验1) 输入两个二进制数，并将其连接到逻辑门输入端2) 观察输出端的变化3) 调节输入信号，验证加法器的正确性和稳定性3. 分析实验结果1) 记录实验数据2) 分析实验结果，对比理论值和实际值的差异3) 总结实验中的经验和问题，并提出改进建议五、实验数据1. 输入数据：A = 1010B = 11012. 输出数据：Sum = xxxCarryout = 1六、实验结果分析通过实验，我们成功搭建了基本加法器电路，并进行了加法器实验。
实验结果表明，加法器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
通过比对理论值和实际值，我们发现存在一定的偏差，可能是由于电路连接不良或逻辑门延迟等因素导致。
在今后的实验中，我们需要注意电路连接质量和信号延迟，以提高实验结果的准确性和稳定性。
七、实验总结通过本次加法器实验，我们加深了对计算机组成原理中加法器的理解，掌握了基本的加法器实验操作技能。
我们也发现了一些问题并提出了改进建议。
在今后的学习和实验中，我们将继续加强对计算机组成原理的学习，不断提升实验操作能力，为今后的科研工作和实际应用打下坚实的基础。
八、参考资料1. 《计算机组成原理》（第五版），唐朔飞，张善民，电子工业出版社2. 《数字逻辑与计算机设计》（第三版），David M. Harris，Sarah L. Harris，清华大学出版社以上是本次计算机组成原理加法器实验实训报告的全部内容，谢谢阅读。
并行加法器实验报告
《计算机组成原理》课程设计实验报告1 任务描述掌握运算器的原理及其设计方法的基础上，利用TD-CMA 计算机组成原理教学实验系统的CPLD单元或FPGA单元，使用Quartus II 软件,使用Verilog或VHDL语言设计方式实现一8位并行进位并行加法器,并进行验证。
2 实验设备该实验所使用的是TD-CMA实验箱及PC机一台。
3 设计原理和方法3.1 工作原理加法器是执行二进制加法运算的逻辑部件，也是CPU 运算器的基本逻辑部件（减法可以通过补码相加来实现）。
加法器又分为半加器和全加器（FA），不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器为半加器，而全加器是在半加器的基础上又考虑了低位过来的进位信号。
3.2 设计方法对加法器进位的逻辑表达式做推导：C0 = 0Ci+1 = AiBi + AiCi + BiCi设gi = AiBi；pi = Ai + Bi，则有Ci+1 = gi + piCi由于gi、pi 只和Ai、Bi 有关，这样Ci+1 就只和Ai、Ai-1、…、A0，Bi、Bi-1、…B0 及C0有关。
所以各位的进位Ci、Ci-1、…、C1 就可以并行地产生。
转化为VHDL语言即为：sum(n)<=ain(n) xor bin(n) xor h(n);h(n+1):=(ain(n) and bin(n)) or (h(n) and ain(n)) or (h(n) and bin(n));3.3设计思想本算法的核心思想是把8 位加法器分成两个4 位加法器，先求出低4 位加法器的各个进位，特别是向高4 位加法器的进位C4。
然后，高4 位加法器把C4 作为初始进位，使用低4 位加法器相同的方法来完成计算。
每一个4 位加法器在计算时，又分成了两个2 位的加法器。
4 设计过程（1）根据上述加法器的逻辑原理使用 Quartus II 软件编辑相应的电路原理图并进行编译，其在EPM1270 芯片中对应的引脚如图，框外文字表示I/O 号，框内文字表示该引脚的含义。
加法器实验报告
加法器实验报告加法器实验报告概述：本次实验旨在设计和实现一个加法器电路，通过对电路的搭建和测试，验证加法器的正确性和可行性。
加法器是计算机中最基本的算术运算器之一，其在数字逻辑电路中扮演着重要的角色。
1. 实验背景加法器是一种基本的数字逻辑电路，用于实现数字的加法运算。
在计算机中，加法器被广泛应用于算术逻辑单元(ALU)和中央处理器(CPU)等部件中，用于进行各种数值计算和逻辑运算。
因此，了解和掌握加法器的工作原理和设计方法对于理解计算机原理和数字电路设计具有重要意义。
2. 实验目的本次实验的主要目的是通过设计和实现一个4位二进制加法器电路，验证加法器的正确性和可行性。
具体要求如下：- 设计并搭建一个4位二进制加法器电路；- 对电路进行测试，验证其加法运算的正确性；- 分析电路的性能和优化空间。
3. 实验原理加法器是通过逻辑门电路实现的。
在本次实验中，我们将使用全加器电路来实现4位二进制加法器。
全加器是一种能够实现两个二进制位相加并考虑进位的电路。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4. 实验步骤4.1 设计加法器电路的逻辑功能首先，我们需要确定加法器电路的逻辑功能。
在这个实验中，我们需要实现两个4位二进制数的相加运算，并输出结果。
具体的逻辑功能可以通过真值表或逻辑表达式来描述。
4.2 搭建电路根据逻辑功能的要求，我们可以使用逻辑门电路来搭建加法器。
在本次实验中，我们将使用多个全加器电路来实现4位二进制加法器。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4.3 进行电路测试在搭建完电路后，我们需要对电路进行测试，以验证其加法运算的正确性。
可以通过输入一些测试用例，并比较输出结果与预期结果是否一致来进行测试。
5. 实验结果与分析通过对加法器电路的测试，我们可以得到加法器的输出结果。
通过比较输出结果与预期结果，可以验证加法器的正确性。
同时，我们还可以分析电路的性能和优化空间，例如进一步提高加法器的速度和减少功耗等。
计组实验-运算器实验
计算机组成原理实验课程实验报告实验名称运算器实验
实验二运算器
一．实验目的
了解简单运算器的数据传输通路。
验证运算功能发生器的组合功能。
掌握算术逻辑运算加、减、与的工作原理。
二．实验环境
Quartus 2 9.1
三．实验基本原理及步骤
算术逻辑单元运算器ALU181根据74LS181的功能，用VHDL硬件描述语言编辑而成，构成8位字长的ALU。
参加运算的两个8位数据分别为A[7..0]和B[7..0]，运算模式由S[3..0]的16种组合决定，S[3..0]的值由4位2进制计数器LPM_COUNTER产生，计数时钟是Sclk（图2-1）；此外，设M=0，选择算术运算，M=1为逻辑运算，C N为低位的进位位；
F[7..0]为输出结果，C O为运算后的输出进位位。
两个8位数据由总线IN[7..0]分别通过两个电平锁存器74373锁入，ALU功能如表所示。
四．仿真及软件设计
Vhd编程（非自己写，粘贴了群里文件）：
将编程存为器件以及定制74373b，如图
bdf电路图:
五．实验结果分析及回答问题（或测试环境及测试结果）实验问题：
发现是
后来将IN[7…0]改为IN[7..0]
运行成功
仿真结果：
经检验结果正确：。
计组-加法器实验报告
半加器、全加器、串行进位加法器以及超前进位加法器一、实验原理1.一位半加器A和B异或产生和Sum，与产生进位C2.一位全加器将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器3.4位串行进位加法器将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器4.超前进位加法器（4位）⑴AddBlock产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum⑵进位链（Cmaker）四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位⑶超前进位加法器将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。
各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材QuartusII仿真软件，实验箱三、实验结果1.串行进位加法器结果2.超前进位加法器结果四、实验结果分析1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化不到位。
另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。
当位数增加的时候，超前进位加法器会比串行的更快。
2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致。
加法器实验报告
加法器实验报告加法器实验报告一、实验背景加法器是计算机中最基础的逻辑电路之一，它的主要作用是将两个二进制数进行加法运算，并输出一个二进制数作为结果。
在计算机中，加法器的存在极为重要，因为它是所有计算的起点。
二、实验目的本实验的主要目的是通过制作加法器电路，掌握加法器的基本原理和操作方法。
通过实验，我们可以深入了解加法器的实现原理，在实践中体验二进制数的加法运算及其结果。
三、实验器材本次实验所需的器材如下：1.电路板2.电源线3.开关4.三枚LED灯5.四个按键6.电阻7.逻辑门SN74008.引线等四、实验步骤1.将电路板和电源线取出并清洗干净。
2.将电阻固定在电路板上。
3.将逻辑门SN7400安装到电路板上，并连接引线。
4.安装开关、LED灯和按键。
5.进行电路连接，注意避免短路和错接。
6.检查出错情况，重新调整电路连接。
7.开启电源并进行测试。
五、实验结果经过多次调整，我们成功地制作出了加法器电路，并进行了测试。
实验的结果显示：当我们同时按下两个按键时，相应的LED灯会点亮，从而输出结果。
六、实验误差及分析在实验过程中，我们发现有时LED灯不能很好地显示结果，这可能是由于电路连接不良或电阻的阻值不准确造成的。
在检查出错情况时，我们需要细心认真，尤其是对于电路连接的质量非常重要。
七、实验心得通过本次实验，我们深入了解了加法器的基本原理和操作方法。
同时，我们也掌握了电路连接和调试的技巧，认识到了实验中心细节的重要性。
通过实践，我们加深了对计算机逻辑电路的理解和应用，也提升了我们的创新能力和动手实践能力。
总之，本次实验让我们得到了很大的收获，不仅增强了我们对计算机逻辑电路的认识，也提高了我们的实验技能和科学素质。
我们相信，在今后的学习和实践中，这次实验的经验和教训将对我们有很大的帮助。
074-王楠-计组实验三(超前进位加法器设计实验)
延安大学计算机学院实验报告专用纸
这个4 x 4阵列乘法器的原理如图1-3-1所示。
FA (全加器)的斜线方向为进位输出，竖线方向为和输出。
图中阵列的最后-行构.成了一个串行进位加法器。
由于FA一级是无需考虑进位的，它的进位被暂时保留下来不往前传递，因此同- -极中任意- -位FA加法器的进位输出与和输出几乎是同时形成的,与“串行移位”相比可大大减少同级间的进位传递延迟，所以送往最后一行串行加法器的输，入延迟仅与FA 的级数(行数)有关，即与乘数位数有关。
本实验用CPLD来设计一个4x4位加法器，且全部采用原理图方式实现。
【5】实验步骤
(1)根据上述阵列乘法器的原理，使用Quartus |I 软件编辑相应的电路原理图并进行编译，其在EPM1270 芯片中对应的引脚如图1-3-2所示，框外文字表示I/O号，框内文字表示该引脚的含义。
(2)关闭实验系统电源，按图1-3-3连接实验电路，图中将用户需要连接的信号用圆圈标明。
(3)实物图如下：
(4)打开实验系统电源，将生成的POF文件下载到EPM1270中去。
(5)以CON单元中的SD10...SD13四个二进制开关为乘数A，SD14.. SD17四个二进制开关为被乘数B,而相乘的结果在CPLD单元的L7...LO八个LED灯显示。
给A和B置不同的数，观察相乘的结果。
【6】实验结果
1、输入:1111 1111
结果:1111111
2、输入:0000 0000
结果:00000000。
计算机组成原理加法器实验
实验三带进位的算术运算实验
一、实验目的内容
1、掌握简单运算器的组成以及数据传送通路。
2、验证运算功能发生器（74HC181）的组合功能。
3、掌握用4位ALU芯片74HC181设计8位ALU方法(负逻辑)
二、实验原理
三、实验步骤
l、按图画出实验电路
2、根据74HC181的功能见S3 S2 S1 S0=1001，M=0，表中“A”和“B”分别表示参与运算的两个8位二进制数，
3、验证2片74HC181进行8位算术运算，观察运算器的输出，填入表1-2中，并和理论值进行比较、验证74HC181的功能。
(负逻辑)
四、实验结果
完成实验步骤，完成实表1－2,在显示结果后将指示灯显示的值与输入的数据进行比较；比较理论分析值与实验结果值；并对结果进行分析。
五、实验过程中出现的问题
六、实验收获和体会
七、实验思考题
1、实验电路中，如果将低4位的ALU芯片的输出脚CN+4与高4位ALU芯片的输入脚CN之间的连线去掉，将高4位ALU芯片的输入脚CN接地，表2-1中的输出F有变化吗？为什么？
2、如何用4位ALU芯片74LS181设计16位ALU?。
数字逻辑实验报告：加法器
Ci,实验箱右上角的 2 孔视为 Sｉ； ③将７4LＳ０8 的 1 号引脚与Ｋ1 连接起来,将 74LＳ08 的２号引脚与 K２连接起 来， 将７4LS0８的 3 号引脚与７4ＬS３2 的 1 号引脚连接起来；将 74LS08 的 13 号引脚与 K１连接起来，将７４LS0８的 12 号引脚与 K3 连接起来，将 7４Ｌ S0８的 1１号引脚与 74LＳ32 的 2 号引脚连接起来;将７４LＳ08 的 10 号引脚与 K2 连接起来,将 7４LＳ08 的 9 号引脚与Ｋ3 连接起来，将 74LＳ08 的 8 号引脚与 74LS32 的 5 号引脚连接起来；将 7４LS３2 的３号和４号引脚连接起来，将７4L Ｓ32 的 6 号引脚与实验箱的右上脚的 1 孔相连;将 7４ＬS86 的１号引脚与 K1 连接起来，将 7４LS８6 的２号引脚与 K2 连接起来，将 7４LＳ86 的３号引脚与 10 号引脚连接起来,将 74ＬＳ86 的 9 号引脚与 K3 连接起来,将 74LS8６的 8 号引 脚与实验箱右上脚的 2 孔连接起来； ④打开实验箱的电源开关,按全加真值表调节开关 K1、K2、K3； ⑤记录数据； ⑥关闭 K1、K2、K3 的开关，关闭实验箱的电源开关,拔出所有的导线拔出芯片 ７4LS32、74LS08、7４ＬS86,合上实验箱的盖子,把三个芯片放在实验箱盖子上 方
主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS3２、芯片７４LS0８、
芯片 74LS8６，导线
实验过程和步骤：
①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第 14 号引脚与实验箱左下角的+５Ｖ连接起 来，，再分别用三根导线将三个芯片的第 7 号引脚与实验箱左下角的 GND 连接 起来，将 K1 视为 A,将Ｋ２视为 B，将Ｋ３视为 C，实验箱右上角的 1 孔视为
计算机组原实验报告_加法器减法器
计算机科学与技术学院课程实验报告
课程名称：计算机组成原理年级：2014级上机日期：姓名：学号：班级：
实验名称：运算器组成实验教师：成绩：
File菜单中选择New项，将出现新建文件对话框，选择“BlockDiagram/Schematic File”项，点击ok。
双击右侧的主绘图区添加元器件，绘制一位全加器的电路图(如下图)，绘制完成后，保存，重命名为fa，生成为fa. bdf的文件。
New项，将出现新建文件对话框，选择“BlockDiagram/Schematic ”项。
利用刚刚生成的元件绘制8位补码加/减法运算器的原理图。
8位补码加/减法运算器
6.绘制完成后，保存（必须与顶层文件同名），保存完成后，进行编译，编译成功（如下图）。
7.进行实验测试，（1）菜单栏中File选择New新建Other Files中“Vector Waveform File”文件,双及“name”下方空白部分，插入Node or Bus。
（2）Filt选择Pins:all，按start，将A,B,M,S,YC选中移到右边，完成后，自己设置数据。
计算机组成实验加法器
74LS 功能表
说明：+表示或运算，*表示与运算，/表示非逻辑运算 加：表示算术加 减表示算术减运算
控制信号说明： M：状态控制端 1逻辑运算，0算术运算 S3S2S1S0：运算选择控制 A3A2A1A0:运算数 B3B2B1B0：运算数 CIN:最低位进位 (CN=0有进位，CN=1 无进位） CN+4：本片产生的进位 0有进位，1无进位
实验五 ALU 74LS181实验
一、实验目的 1、了解运算器的组成结构； 2、掌握 74LS181 芯片和运算器部件的工作原理。 3、了解 4 位函数发生器 74LS181 的组合功能,熟悉运算 器执行算术操作和逻辑操作的具体实现过程; 4、验证验证运算功能发生器(74LSl81)的组合功能。 。 5、按给定数据，完成实验指定的算术/逻辑运算 二、实验内容与方案 74LS181是4位算术逻辑运算器（ALU）,它可以进行16种 算术运算和16种逻辑运算。ALU进行的运算由S3，S2，S1， S0，Cn，M来决定。74LS181的逻辑功能表如表1所示。
1先用二输入异或和与门图形方法设计半加器并将其设定为符号元件2用1半加器符号元件设计全加器并将其设定为全加器符号元件3用4个全加器元件设计4位或8位串行进位加法器4建立仿真文件并进行仿真分析实验内容二一位alu单元xis2s3s2s3aibis2s3aibis2s3aiyis0s1ais0s1aibis0s1aibi一位alu单元两变量x和y可形成四个最小项在二值空间可组合成16种逻辑函数
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4位超前进位加法器
LIBRARY IEEE; USE IEEE STD_LOGIC_1164.ALL; ENTITY adder4 IS PORT (a, b：IN STD_LOGIC_VECTOR (3DOWN TO 0 ) ci：IN STD_LOGIC; sum：OUT STD_LOGIC_VECTOR (3 DOWN TO 0 ); cout：OUT STD_LOGIC); END adde4r； ARCHITECTURE rtl_adder4 OF adder4 IS SIGNAL g, p, c：STD_LOGIC_VECTOR (3 DOWN TO 0 )； BEGIN p(0) <= a(0) OR b(0); p(1) <= a(1) OR b(1); Sum[3:0] a[3:0] p(2) <= a(2) OR b(2); b[3:0] g(0) <= a(0) AND b(0);
加法器实验报告_实验报告_
加法器实验报告篇一：加法器实验报告实验 _＿一＿＿【实验名称】1位加法器【目的与要求】1. 掌握1位全加器的设计2. 学会1位加法器的扩展【实验内容】1. 设计1位全加器2. 将1位全加器扩展为4位全加器3. 使4位的全加器能做加减法运算【操作步骤】1. 1位全加器的设计（1）写出1位全加器的真值表（2）根据真值表写出表达式并化简（3）画出逻辑电路（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此（5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器（1）用1位全加器扩展为4位的全加器，画出电路图（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。
3. 将4位的全加器改进为可进行4位加法和减法的运算器（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。
画出该电路（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。
【附录】篇二：加法器的基本原理实验报告一、实验目的1、了解加法器的基本原理。
掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。
2、学习和掌握半加器、全加器的工作和设计原理3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
4、掌握半加器设计方法5、掌握全加器的工作原理和使用方法二、实验内容1、建立一个Project。
2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器3、进行编译，修改错误。
4、建立一个波形文件。
（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真Simulation三、实验步骤1、启动QuartusⅡ2、建立新工程 NEW PROJECT3、设定项目保存路径＼项目名称＼顶层实体名称4、建立新文件 Blok Diagram/Schematic File5、保存文件FILE /SAVE6、原理图设计输入元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标元件复制元件移动元件删除管脚命名 PIN_NAME元件之间连线（直接连接，引线连接）7、保存原理图8 、编译：顶层文件设置，PROJECT_>Set as Top_Level开始编译 processing_>Start Compilation编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行9 、逻辑符号生成 FILECreat/_update_>create Symbol File forCurrent File10 、仿真建立仿真wenjian添加需要的输入输出管脚设置仿真时间设置栅格的大小设置输入信号的波形保存文件，仿真功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下选择Functional,在SIMULATION INPUT栏中指定波形激励文件，单击Gencrator Functional Simulator Netist,生成功能仿真网表文件。
(完整word版)微机原理加法器实训报告
沈阳工程学院课程设计课程设计题目：加法器设计系别信息工程系班级系统本101学生姓名闫浩学号2010414113指导教师衣云龙、王德君职称讲师、工程师起止日期：2012年5月21日起-—至2012年5月26日止沈阳工程学院课程设计任务书课程设计题目: 加法器设计系别信息工程系班级系统本101学生姓名闫浩学号2010414113指导教师衣云龙、王德君职称讲师、工程师课程设计进行地点：微机原理实验室任务下达时间：2012年5月18日起止日期: 2012年5月21日起—-至2012年5月26日止教研室主任王健2012年5月18日批准一、课程设计目的通过课程设计使学生更进一步掌握微机原理及应用课程的有关知识，提高应用微机解决问题的能力，加深对微机应用的理解。
通过查阅资料,结合所学知识进行软、硬件的设计，使学生初步掌握应用微机解决问题的步骤及方法。
为以后学生结合专业从事微机应用设计奠定基础。
二、课程设计的原始资料及依据查阅可编程并行芯片8255或其他相关资料.用简单的输入输出端口等硬件，配合延时和控制程序控制灯的亮灭。
三、课程设计的主要内容及要求内容：利用微机原理实验箱，采两组发光二极管来模拟A,B两路交叉路口的信号灯控制.要求：按实际交通灯控制规程控制.四、课程设计说明书撰写内容、格式、字数的要求1．课程设计说明书是体现和总结课程设计成果的载体，主要内容包括：设计题目、设计目的、设备器材、设计原理及内容、设计步骤、程序代码及功能说明（程序及必要注释等）、遇到的问题及解决方法、设计总结、设计小组评语、参考文献等.一般不应少于3000字。
2．在适当位置配合相应的设计原理图、程序流程图、硬件电路接线图等图表进行说明。
应做到文理通顺，内容正确完整，书写工整，装订整齐.3．设计总结部分主要写本人完成工作简介以及自己的设计体会，包括通过课程设计学到了什么，哪里遇到了困难，解决的办法以及今后的目标。
设计小组评语处注明设计组组长、设计组成员,并由设计组组长给出评语.4．课程设计说明书手写或打印均可。
数字逻辑实验报告：加法器
XX 师 X 大学
学院实验报告
专业名称 软件工程 实验室 实验课程 数字逻辑 实验名称 加法器实验 姓名 学号 同组人员 实验日期 2013.3.26
1/6
.
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程
和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。 具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是 计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi、Bi、Ci-1,即 被加数，有两个输出端 Si 和 Bi 即相加及向高一位的进位输出。
实验原始数据记录和处理：
Ａi
Bi
Ci-1
Si
Bi
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
3/6
.
实验结果和分析：
Ａi
Bi
Ci-1
Si
Bi
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
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半加器、全加器、串行进位加法器以及超前进位加法器
一、实验原理
1.一位半加器
A和B异或产生和Sum，与产生进位C
2.一位全加器
将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器
3.4位串行进位加法器
将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器
4.超前进位加法器（4位）
⑴AddBlock
产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum
⑵进位链（Cmaker）
四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位
⑶超前进位加法器
将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。
各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材
QuartusII仿真软件，实验箱
三、实验结果
1.串行进位加法器结果
2.超前进位加法器结果
四、实验结果分析
1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化
不到位。
另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。
当位数增加的时候，超前进位加法器会比串行的更快。
2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径
的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致。